Автомат состояний из StateCad отлично проверяется в StateBench но практически не работает в реальности. Опции

[des00]

Позвольте вмешаться

Все Вы правильно говорите. У нормального макроса и входы и выходы должны быть регистровые.

насчет входов думаю что слово "должны" нужно заменить на слово "могут". Если автомат использует сигналы с внутренней логики, работающей на той же частоте проблемы могут быть только с невыполнением условий по тактовой. А дополнительные тригеры на входе автомата только увеличиваю время отклика автомата на вход, что может быть критично в некоторых приложениях.

Причем без асинхронного ресета для перевода автомата в состояние IDLE, который по идее тоже нужно пропускать через триггер.

Вводите начинающих в заблуждение ?
Полагаю что вы хотели сказать : не ресет пропускать через тригер, а обеспечить "снятие" сигнала асинхронного сброса синхронно с тактовой частотой. Либо использовать синхронный сброс.

[syoma]

Спасибо всем. Все заработало, после того как пропустил ERR_IN через регистр, тактируемый CLK.
Вообще-то я разбираюсь в логических схемах, но не имел опыта программирования на VHDL поэтому и пролетел.
Но по поводу того, что "это гораздо проще написать на VHDL" не согласен. Я много текстов перелопатил на С, ассемблерах, и Javaх. Использовал и макросы и все остальное, но все равно читаемость любого текста на порядок хуже чем диаграммы.
Здесь один рисунок, в котором можно легко разобраться( согласен, что автомат возможно не очень правильно описан) но зато все видно сразу.
А в VHDL коде,как и в любом другом языке, описание функции или переменной где-то в одном месте, использование в другом, а определение в третьем. И пока будешь искать например использование забудешь описание и т.д.

[BSV]

Вообще-то я разбираюсь в логических схемах, но не имел опыта программирования на VHDL поэтому и пролетел.

Ошибка!!! - это не программирование, а описание схемы на языке. Т.е. в итоге Вы имеете дело не с программой (как программа описание себя ведет только до этапа синтеза), а со схемой, которую сгенерил софт по Вашему описанию. И обычный просчет многих в том, что описание рассматривается как программа, а это не так.

[sazh]

Спасибо всем. Все заработало, после того как пропустил ERR_IN через регистр, тактируемый CLK.
////////////////////////////
Уж очень хочется на конечный результат посмотреть.

[syoma]

Уж очень хочется на конечный результат посмотреть.

Наверное будете смеяться, но все что требовалось добавить в StateCad - это D-Latch вверху. VHDL текст я думаю нет смысла приводить.