Design Flow с использованием ARM+Synopsys IP, "японский подход" к разработке ASIC Опции

[yes]

собственно использование DesignWare мелких блоков происходит автоматом.
может даже какие-нибудь AMBA элементы и т.п.

но тут случилась некая паника - один господин побывал на каком-то семинаре в США, где обсуждались современные подходы к проектированию АЗИКов и там услышал что-то такое:

пока в США/Европе принята традиционная методология - описание RTL, моделирование, синтез, сайноф-моделирование, подготовка тестов и т.д. что дает время проектирования чипа 1-2 года

в Японии освоили новый подход - готовые (и протестированные) hard IP коры соединили в кучку, на уровне транзакций промоделировали - выпекли АЗИК (особенно это касается АRМ-овских IP).
при этом цикл проектирования сокращается до пары месяцев

вопрос какие тулы (если они есть) у Синопсиса или Каденса предназначены для этого дизайн флоу?
есть ли где-нибудь описание такого флоу?

в принципе я знаю как вставлять коры в RTL, как их моделировать и т.д. как моделировать транзакции тоже
но может есть какие-то комбинированые решения, а не надстройки над DC, NC?
если даже настройки - то какие?

я не верю в "чудесный тул", который ненапрягаясь увеличивает производительность в 10 раз.
но
1) интересно быть в курсе современных подходов
2) попросили разобраться и предоставить "доклад"

или это все свист - "слышал звон, но не знаю где он"?