PCB катушка индуктивности, Как правильно сделать компонент? Опции

[ArseGun]

Собственно pattern рисуется в Pattern Editor линиями на Top layer + две контактные площадки. Совместно с графикой символа все без проблем упаковывается в компонент. Отрисовываются все проводники в соответствии со схемой в PCB Editor, однако DRC ругается на то, что с его точки зрения цепи подсоединенные к разным выводам катушки закорочены между собой. То есть DRC воспринимает паттерн катушки как обычный проводник. Чтобы DRC не ругался, приходится в таблице упаковки компонента в графе Pin Eq ставить атрибут jmp. При этом при размещении компонента на схеме оба его вывода, естественно, начинают принадлежать одной цепи, однако для меня эти цепи, конечно же, разные. Так как же сделать компонент, чтобы и цепи не объединялись, и DRC успешно проходил?

[SERoz]

При отрисовке проводов в корпусе советую делать рисунок проводов обычными линиями (а не проводами) в слое проводов...

Во-первых цепи (на контактах) будут разные...

И во-вторых подобные "проводники" на плате будут нормальными проводниками....

Сообщение отредактировал SERoz - Aug 22 2008, 12:57

[ArseGun]

При отрисовке проводов в корпусе советую делать рисунок проводов обычными линиями (а не проводами) в слое проводов...

Во-первых цепи (на контактах) будут разные...

И во-вторых подобные "проводники" на плате будут нормальными проводниками....

Именно так я и делаю. В Pattern Editor на слое Top инструментом Place Line обычными линиями, то есть, все и рисую..Результат - проблема, см. выше. А как в Pattern Editor проводами рисовать, там нет такого инструмента, по крайней мере в PCAD2002?

[SERoz]

Да, маненько сразу не сообразил с лниями....

Пока сложно сказать в чём дело - на первый взгляд ошибка в упаковке вентелей или корпуса, может при упаковке ноги приписаны к какой-нить цепи (и лучше JМР убрать, иначе ошибку не понять)....

Можно сделать маленький тест - вместо Вашей катушки поставить другой корпус (любой, но рабочий - можно ИС) с тем же кол-вом ног...
Если всё пройдёт нормально (ДРЦ не ругается и цепи разные), можно на его базе сделать катушку...

Вообще лучше бы файлик - что бы в тихоря пощупать, для понимания сути....

Сообщение отредактировал SERoz - Aug 22 2008, 16:48

[ua4az]

Попробуйте соединить пады в паттерне не линией, а полигоном. Когда-то я делал подобнай трюк, вроде DRC не ругался, хотя точно не помню запускал ли я проверку.

Нет. DRC и в этом случае ругается. А в чем собственно проблема? Игнорируйте его ругань по этому поводу.

[ArseGun]

Вот выложил библиотеку с единственным компонентом для эксперимента, кому интересно. По поводу, не обращать внимания на DRC... Я то могу это проигнорировать, так как понимаю, что по факту ошибки нет. Однако, заказчик к приемке PCB подходит формально, и здесь я не могу его в этом упрекнуть, - он в своем праве. Плата в DRC проходит контроль на соответствиие обговоренным технологическим ограничениям, важнейшее из которых - проверка на нарушение зазоров - Clearance Violations. А DRC обнаруживает ошибку именно на этом этапе. И после непрохождения этого контроля объяснять клиенту, что я и PCAD видим мир по разному, сомнительное удовольствие... Поэтому озвученную проблему хотелось бы решить корректно, красиво что ли, а не путем манипуляций с флажками в опциях DRC.

Сообщение отредактировал ArseGun - Aug 22 2008, 22:46

[SERoz]

Вот выложил библиотеку с единственным компонентом для эксперимента, кому интересно....

А куда выложил-то????

[Uree]

Любой рисунок на проводящем слое будет считаться проводником, а раз он замыкает два пада компонента, значит это будет ошибка DRC. ПКАД не предназначен(по большому счету) для создания плат ВЧ-СВЧ, там не предусмотрены механизмы импорта ВЧ-структур из других пакетов проектирования. соответственно нет возможности объявить ему, что "так и надо". Так что ошибка будет всегда. Если заказчика не устраивает - попросите предоставить пакет для разработки, в котором такая возможность ПРЕДУСМОТРЕНА

[Mikle Klinkovsky]

Однако, заказчик к приемке PCB подходит формально, и здесь я не могу его в этом упрекнуть, - он в своем праве.
...
Поэтому озвученную проблему хотелось бы решить корректно, красиво что ли, а не путем манипуляций с флажками в опциях DRC.

Корректное решение - проверить на ошибки и сделать пометки на тех ошибках, которые ошибками не являются.
Т.е. в окне Find Error поставить галочку Override.

И формальная проверка будет пройдена, т.к. формально заказчик не должен удалять ваши пометки (ставить галочку Clear All Overrides), ибо это есть изменение проекта кривыми руками.
А если руки не кривые, то заказчик может в окне Find Error поставить галочку Show only Overrides и посмотреть что вы ошибками не считаете и, если захочет, оспорить это.

[ArseGun]

Корректное решение - проверить на ошибки и сделать пометки на тех ошибках, которые ошибками не являются.
Т.е. в окне Find Error поставить галочку Override.

И формальная проверка будет пройдена, т.к. формально заказчик не должен удалять ваши пометки (ставить галочку Clear All Overrides), ибо это есть изменение проекта кривыми руками.
А если руки не кривые, то заказчик может в окне Find Error поставить галочку Show only Overrides и посмотреть что вы ошибками не считаете и, если захочет, оспорить это.

Пришел к аналогичному решению, раз уж PCAD таким образом воспринимает компоненты подобного типа. Спасибо всем за ответы!

[Vlad-od]

Пробовать сейчас нет времени, но мне кажется можно соединить полигоном, со свойствами Copper Tie где в свойствах указать какие цепи замыкать.

[dimka2001]

здесь лежит книга, там есть ответ www.pcad2001.narod.ru

[druzhin]

Пробовать сейчас нет времени, но мне кажется можно соединить полигоном, со свойствами Copper Tie где в свойствах указать какие цепи замыкать.

Опять же, в Pattern Editor нет у полигона свойства tie, оно есть только в PCB. То есть в паттерн-эдиторе придётся рисовать разорванную индуктивность, и потом её замыкать этим tie в писиби. Неаккуратненько.

[b.igor]

Опять же, в Pattern Editor нет у полигона свойства tie, оно есть только в PCB. То есть в паттерн-эдиторе придётся рисовать разорванную индуктивность, и потом её замыкать этим tie в писиби. Неаккуратненько.

Еще как аккуратно.
Вы что заранее знаете, когда в патерн эдиторе компоненту рисуете к каким цепям выводы будут подключены?
Отрисуйте котушку полигоном, а потом в РСВ в свойствах Tie укажите к каким цепям этот полигон относится (точнее, какие закорачивает) и будет Вам счастье

[=L.A.=]

Собственно pattern рисуется в Pattern Editor линиями на Top layer + две контактные площадки. Совместно с графикой символа все без проблем упаковывается в компонент. Отрисовываются все проводники в соответствии со схемой в PCB Editor, однако DRC ругается на то, что с его точки зрения цепи подсоединенные к разным выводам катушки закорочены между собой. То есть DRC воспринимает паттерн катушки как обычный проводник. Чтобы DRC не ругался, приходится в таблице упаковки компонента в графе Pin Eq ставить атрибут jmp. При этом при размещении компонента на схеме оба его вывода, естественно, начинают принадлежать одной цепи, однако для меня эти цепи, конечно же, разные. Так как же сделать компонент, чтобы и цепи не объединялись, и DRC успешно проходил?

А кроме ругания DRC какие нибудь проблемы появлялись?