SerDes SN65LV1023/SN65LV1224 от TI, откликнитесь кто использовал? Опции

[cdg]

Не частота интересна, а крутизна фронтов. Вы уверены, что выбрали RCLK_R/F и TCLK_R/F правильно?

крутизна нормальная, фронт около 15нс - более чем достаточно имхо
99,9% правильно, можете перепроверить


DEn = 1'b1;
REn = 1'b1;
Sync = 1'b0;
nR_PwrDwn = 1'b1;
nT_PwrDwn = 1'b1;

TClk_R_nF = 1'b0;
RClk_R_nF = 1'b1;

[CommError]

Я имел в виду, что сканирующий фронт появилься при стабильных данных (в "середине" данных).
До завтра, дольжен сегодня еще рожденственную ельку купить.

Сообщение отредактировал CommError - Dec 16 2008, 16:17

[cdg]

Я имел в виду, что сканирующий фронт появилься при стабильных данных (в "середине" данных).

Ну такие вещи смотрятся при первом включении )), все работает от центра, единственное, что на передачу я доверился даташиту, регистры на передачу данных и по приему в IO-CEIL, в общем вроде все как нада а не кует, это я уже от безисходности на конференции решил спросить, может чего упустил хитрого....

[CommError]

Смотрите в даташит HFBR-5103AT. Там резисторы делителей 82 Ом/130 Ом по сравнению с вашей схемой наоборот...

[cdg]

Смотрите в даташит HFBR-5103AT. Там резисторы делителей 82 Ом/130 Ом по сравнению с вашей схемой наоборот...

Спокуха! У меня просто в таком корпусе приемо передатчики 3-х вольтовые стоят ))), так что ежели брать LVPECL то резисторы должны быть как раз такие, как и стоят, а ежели 5 вольт то как в даташит, такая математика....
Резисторы не оказывают сколько нибудь ощутимого влияния, расстояния мизерные, мало того у меня есть пара плат без оптики, просто соединил по LVDS сериалайзер с десериалайзером + 100 ом согласование, проблемы те-же.

[CommError]

Нет идей больше, значит, брошу полотенце.
А как со стабильностью передающего такта (Jitter)?

Сообщение отредактировал CommError - Dec 17 2008, 13:46

[cdg]

Нет идей больше, значит, брошу полотенце.
А как со стабильностью передающего такта (Jitter)?

Генератор 67.584 -> FPGA[PLL mult_10 div_33 -> div2] -> 10.24 джиттер в пределах 300ps


Сейчас лазил осциллографом по плате и заметил что у десиреалайзера выходы какието жидковатые, в смысле выходное сопротивление их может оказаться более чем надобно, попробую уменьшить последовательные резисторы. Посмотрим как это на результате скажется.

[CommError]

> FPGA[PLL mult

Вот где собака зарыта!

[cdg]

> FPGA[PLL mult

Вот где собака зарыта!

В чем тут собака???? PLL в Альтере достаточно качественные, по крайней мере у меня не было с ними проблем, в чем проблема, как поймать?

[CommError]

Позвольте мне тогда цитировать из даташита SN 65 LV 1023A: "Serializer timing requirements for TCLK:
TCLK input jitter 150 ps (max, RMS)."

> В чем тут собака...

Извиняюсь, это немецкое наречие. Смысленный певод: "Вот, в чем дело".

Сообщение отредактировал CommError - Dec 17 2008, 15:07

[sazh]

Генератор 67.584 -> FPGA[PLL mult_10 div_33 -> div2] -> 10.24 джиттер в пределах 300ps

После pll div2 на триггере реализован?

[cdg]

Позвольте мне тогда цитировать из даташита SN 65 LV 1023A: "Serializer timing requirements for TCLK:
TCLK input jitter 150 ps (max, RMS)."

Осцилл дает только прикидочные оценки, полоска то всего 500МГц, поэтому пока ничего определенного сказать нельзя, буду проверять. Похоже что пузырь тут, но надо еще частоты пересчитать, у меня нижняя граница диапазона, поэтому требования возможно не будут такими жестокими. Но респект за подсказку!!!!!! Еще у Вас какие генераторы использовались??? Епсоны 3-х вольтовые SJ8002 выходят за допустимые границы у них 200-250ps гарантируется

[CommError]

Я применяю самые дешевые CTS-357 на 20 MHz, phase jitter max. 1 ps, поставленные Digikey с последующим делителем на 2.
SG 8002 очень и очень не рекомендую, т.к. они сами уже одно PLL содержают. Я на этом месте с осциллятором на 19,44 MHz для STM-1 крепко в лужу сел.

[cdg]

Я применяю самые дешевые CTS-357 на 20 MHz, phase jitter max. 1 ps, поставленные Digikey с последующим делителем на 2.
SG 8002 очень и очень не рекомендую, т.к. они сами уже одно PLL содержают. Я на этом месте с осциллятором на 19,44 MHz для STM-1 крепко в лужу сел.

Оно конечно понятны требования в 150ps для частоты 66МГц => 1/(12*66e-10) ~ 1.27ns, смотрим картину маслом 18 на стр 17 - все логично, но вот для 10МГц => ~8.3ns ????? Зачем нужны такие жесткие требования????

[CommError]

> Зачем нужны такие жесткие требования????

Теория и практика иногда не совпадают с нашими желаниями.