Десериализатор 600 MHz на Stratix II Опции

[DmitryR]

Увы, я абсолютно уверен, что глобально решить эту проблему можно только переделкой платы. А так я думаю у вас и без перекомпиляции фаза будет периодически съезжать. В дополнении ко всему еще возникает конечно ощущение, что у вас сам дизайн сделан как-то неверно. Параллельно с переделкой платы (надеюсь, ваш уволившийся не унес схематику с собой) сделайте timesim модель десериализатора (по-правильному, с LCLK) и добейтесь того, чтобы она работала идеально.

P.S. А что вы FPGA-то такие древние взяли?

[boulon]

Увы, я абсолютно уверен, что глобально решить эту проблему можно только переделкой платы. А так я думаю у вас и без перекомпиляции фаза будет периодически съезжать. В дополнении ко всему еще возникает конечно ощущение, что у вас сам дизайн сделан как-то неверно. Параллельно с переделкой платы (надеюсь, ваш уволившийся не унес схематику с собой) сделайте timesim модель десериализатора (по-правильному, с LCLK) и добейтесь того, чтобы она работала идеально.

P.S. А что вы FPGA-то такие древние взяли?

да, вы правы, при изменении температуры платы/чипа (например при начальном запуске) видно как фаза уезжает.
Кристалл сейчас занят на треть и я боюсь что если еще пихать модули так я не смогу настроить в принципе.
По выбору микросхем и платы - это было еще до меня, моя задача теперь запрограммировать с таким железом как есть.
А чип выбран EP2S60 1020 ног.
Я бы взял специальные для этого дела Arria

Сообщение отредактировал boulon - Aug 11 2009, 13:01

[SM]

Задействуйте DDR-регистры, и фаза должна перестать уезжать вообще. Они придуманы специально для этого.

[DmitryR]

Не смешивайте две проблемы. Сначала сделайте работоспособный дизайн с помощью модели (тайминговой). На модели у вас будет для начала идеальная частота, все должно заработать. Потом на модели же испортите входную частоту (введите вандер например +-150 ps), посмотрите в каких пределах ее качества дизайн сохраняет работоспособность. Если будут подозрения, что запаса прочности дизайна окажется недостаточно - стройте динамическую перекалибровку (АЦП периодически переводится в тестовый режим и фаза PLL гоняется до тех пор, пока не встанет в нужное место). Но опять же IMHO, это все можно делать чтобы удовлетворить начальство, типа смотрите я из мертвой платы сделал что-то. Клиенту такое монстрячество отдавать нельзя. Да еще там 64 канала, устройство серьезное видно.

[boulon]

Не смешивайте две проблемы. Сначала сделайте работоспособный дизайн с помощью модели (тайминговой). На модели у вас будет для начала идеальная частота, все должно заработать. Потом на модели же испортите входную частоту (введите вандер например +-150 ps), посмотрите в каких пределах ее качества дизайн сохраняет работоспособность. Если будут подозрения, что запаса прочности дизайна окажется недостаточно - стройте динамическую перекалибровку (АЦП периодически переводится в тестовый режим и фаза PLL гоняется до тех пор, пока не встанет в нужное место). Но опять же IMHO, это все можно делать чтобы удовлетворить начальство, типа смотрите я из мертвой платы сделал что-то. Клиенту такое монстрячество отдавать нельзя. Да еще там 64 канала, устройство серьезное видно.

фазы на выходе PLL разве можно менять динамически, не перекомпилируя проект?

[DmitryR]

AN367 читайте.

Я бы взял специальные для этого дела Arria

Arria бы вам тут ничем не помогла - ее трансиверы с такими сигналами не работают.

[boulon]

Задействуйте DDR-регистры, и фаза должна перестать уезжать вообще. Они придуманы специально для этого.

подскажите как это проще сделать?

[SM]

подскажите как это проще сделать?

мегафункция altddio_in.

[ArMouReR]

фазы на выходе PLL разве можно менять динамически, не перекомпилируя проект?

Да.
Для етого в MegaWizarde выберите функцию ALTPLL_RECONFIG.

У Вас появятся входы для динамической реконфигурации.

[boulon]

Даю отчет.

Сделал как советовали, используя входные регистры в IO селлах. И это действительно помогло. Уже добавил много новых модулей в проект, фазы никуда не уехали. Плату пока не переделываем.

Спасибо всем за содействие.