Загрузка ACEX1K из EPC2, pof и sof — в чем различие? Опции

[x736C]

Уважаемые специалисты!
Помогите, пожалуйста.

С одного устройства (передатчика) на другое передаются данные.
Второе устройство (приемник) их принимает и обрабатывает.
Идеальные условия — режим отладки, когда передатчик с приемником подключены напрямую.

Реальные условия — устройства взаимодействуют через реальный канал связи.
То есть условия, при которых обнаружилась следующая проблема в приемнике.

Примерная схема работы такая:
После подачи питания ПЛИС загружается из EPC2 и начинает работать не так, как она работала в идеальных условиях.
Cделал вывод, что написанная мной программа неполноценна и в реальных условиях работает неудовлетворительно.
Критерий качества — сигнал кадровой синхронизации приемника. При незначительных отклонениях принимаемого сигнала от нормы приемник не удерживается в синхронизме.
Сброс ПЛИС соответствующим уровнем на соответствующей ноге ничего не меняет.

После загрузки ПЛИС через программатор (EPC2 не трогаю) приемник становится «идеальным». Во всем диапазоне требуемых значений ослабления сигнал синхронизации постоянно положительный. Как и задумывалось (моделировалось).
Сброс ПЛИС опять же не меняет картины, по-прежнему все хорошо.

Выключаю-включаю питание, все повторяется.

Устанавливаю значение Power-Up Don’t Care — ON.
При этом эффект исцеления пропадает, приемник работает одинаково паршиво.

Оба файла .pof и .sof сгенерированы одномоментно из одного проекта.

Вопросы:
В чем может быть причина такой работы?
Какие галочки я забыл поставить или забыл попробовать поставить?
Может ли быть такое, что прошивки pof и sof алгоритмически или топологически отличаются между собой?


ПЛИС: ACEX1K100
САПР: Quartus II Version 7.2 Build 151 SJ FV
Проект полностью синхронный.
Схема включения:

*R65 не запаян.
Что еще забыл указать, спросите, пожалуйста.

Сообщение отредактировал x736C - Aug 17 2009, 14:59

[x736C]

Вы сообщение полностью прочитали или только ту часть, которую процитировали?
Там дальше идет описание того, как влияет загрузка.
Одна и та же программа ведет себя немного иначе при разных вариантах загрузки ПЛИС. При отладке и моделировании никак себя не проявляет.

К сожалению, пока не стала полноценной. Занимался другим.

[sazh]

Одна и та же программа ведет себя немного иначе при разных вариантах загрузки ПЛИС. При отладке и моделировании никак себя не проявляет.

Пошли по кругу. Ох уж эти асехы. Наверно срок годности истек.

[x736C]

Вот и я об этом подумал.
Зачем я выбрал когда-то это старье.
Правда, это было три-четыре года назад, долгое время проект был в замороженном состоянии.
Ладно, спасибо в любом случае.

[des00]

В первом сообщении написал, что сброс вообще никак не влиял на работу схемы. Влиял только лишь способ загрузки.

в своих проектах встречал такое поведение, как раз из-за того что синхронизаторы, в некоторых случаях, ставило раком.

Я только лишь искал причину в сбросе. Потому что это единственное, что отличает загрузку из EPC2 и по JTAG. По крайней мере другого отличия я не нашел и мне не подсказал никто.

как я понял вы интуитивно нашли способ "лечения" вопроса и порекомендовал вам еще раз проверить логику работы вашего синхронизатора. ИМХО где-то есть неучтенная логическая ветка, которая стреляет в некоторых условиях.

[x736C]

как я понял вы интуитивно нашли способ "лечения" вопроса и порекомендовал вам еще раз проверить логику работы вашего синхронизатора. ИМХО где-то есть неучтенная логическая ветка, которая стреляет в некоторых условиях.

Пока не приступал к решению, занимался другим.
Спасибо за наводку, вашу рекомендацию учел, все перепроверю.

[x736C]

Может кому-нибудь будет интересно, в чем все-таки было дело.
Оказалось, действительно, в разнице сигнала сброс, о которой писал в сообщении #12.
Проблема всплывала везде, где сбросом в регистры устанавливалось что-то отличное от нуля.
Не смотря на синхронный сброс, важен был спадающий фронт, который появлялся только при JTAG-программировании.

Вылечилось заменой

Код

reg          rst;
reg    [1:0] init;
always @ (posedge clk) begin
    if      (~reset)    init <= 0;
    else if (~&init)    init <= init + 1;
    rst <= &init; end

на

Код

always @ (posedge clk) begin
    if      (~reset)    init <= 0;
    else if (~&init)    init <= init + 1;
    rst <= init != 2'd2; end

Теперь всё!

[des00]

Оказалось, действительно, в разнице сигнала сброс, о которой писал в сообщении #12.
Проблема всплывала везде, где сбросом в регистры устанавливалось что-то отличное от нуля.
Не смотря на синхронный сброс, важен был спадающий фронт, который появлялся только при JTAG-программировании.

любой внешний сигнал сброса и внутренний из асинхронного домена надо синхронизировать, это же классика проектирования. для этого существуют специальные схемы "синхронизаторы сброса" и этому посвящено куча статей.

[x736C]

любой внешний сигнал сброса и внутренний из асинхронного домена надо синхронизировать, это же классика проектирования. для этого существуют специальные схемы "синхронизаторы сброса" и этому посвящено куча статей.

Опять 25))

К сожалению, ни одной статьи не смог найти, не считать метастабильность, которая тут не причем.

[des00]

Опять 25))

К сожалению, ни одной статьи не смог найти, не считать метастабильность, которая тут не причем.

не может быть что вы не были здесь

ЗЫ. смотреть статью "Synchronous Resets? Asynchronous Resets? I am so confused! How will I ever know which to use?"

[x736C]

Наверняка представляете, может быть.
Почитаю. Большое спасибо за полезную ссылку.