Cyclone III PLL bug, Откуда дровишки(+) Опции

[vadimuzzz]

как можно сделать ретайминг аналоговому сигналу? Спасибо.

имеется в виду, что если клок получали ,скажем, делением на триггере (вместо "... Low jitter, crystal-controlled oscillators ..."), то подрегистрить исходным клоком.
кстати, конкретно у этого АЦП вход клока, похоже, логический:

для сравнения, входы более скоростного АЦП (AD9430)


еще прикольная статейка попалась http://www.analog.com/library/analogDialog...timization.html
особенно Figure 18 там.

да, еще о джиттере: кроме случайного(теплового) есть еще и детерминированный, который вызывается перекрестными помехами в том числе. поставите буфер - амплитудные наводки преобразуются в фазовые(фронт сильнее дрожать будет). теже яйца, только в профиль.

[des00]

Автору - может просто пропустить этот клок через 74LVC1G14, запитанный от отдельного фильтра? Тем более, что фазу в ПЛИСе можно двигать как угодно, и эта задержка решительно ничего плохого не сделает.

именно такого под руками не было, поставил обычный инвертор NC7WZ04 + включил CLOCK DUTY CYCLE STABLIZER в АЦП, ситуация с помехой стала много лучше, уровень помехи упал еще на 6-8дБ, и точки стали более шумовыми, чем были до этого.

попробывать использовать LVDS выход клока, на этих платах затруднительно, т.к. VCCIO запитан от полигона цифровых 3.3В, переходные под корпусом, а поднимать лапы желания нет %)

имеется в виду, что если клок получали ,скажем, делением на триггере (вместо "... Low jitter, crystal-controlled oscillators ..."), то подрегистрить исходным клоком.

ну это то понятно, но там указаны и другие методы, что делать если клок формируется на PLL ?

еще прикольная статейка попалась

занятная статья

[SM]

уровень помехи упал еще на 6-8дБ,

Я думаю, что в таком случае 14-й инвертор вместо 04 с хорошей развязкой по питанию от ПЛИСы и подача на него клока через резистор еще улучшит ситуацию. Что касается LVDS и 3.3 вольта - а Вы квартусу скажите, что там 2.5, а сами 3.3 подайте На экспериментальный вариант пойдет, только резисторы надо пересчитать, если LVDS там не true.

[des00]

Итого.

Обнаружил у себя косячок, на который вовремя не обратил внимание.
VCCIO запитаны от 3.3В, а режимы везде стояли LVCMOS 3.0. Привел стандарты в соответствие с питающим напряжением, т.к. LVCMOS 3.3 слишком уж порезаный, поставил 3.3 LVTTL и току 4/8ма. Пришлось подрихтовать времянку интерфейсов, подвигать клоки, задержки и т.д.
Кроме того обнаружил в квартусе занятную настройку фиттера для 3 их сыклонов SSN Optimization. Включил. Время сборки, даже с инкрементальной компиляцией возросло на 50%.

Ради интереса загрузил в не модифицированную плату и получил результат лучше чем на модифицированной со старой прошивкой. Помеха ушла, IEVM стал на 2 дБ лучше. Снял инвертор с модифицированной платы, залил новую прошивку и на ней результат стал таким же %)

Модем вышел на расчетные показатели в таком, дешевом варианте %)