PCI-e и NIOSII, объединение PCI-e с процессорным ядром NIOSII Опции

[zzztop]

Всем доброго времени суток!
Тема заключается в следующем:
В связи с кривостью рук и тугостью мысли, не удаётся корректно обьеденить процессорное ядро NIOS II
и PCI Express Compiler.
"Поковырявшись" в PCI Express Compiler User Guide, предоставленном компанией Altera, был собран проект приведенный в нём с использованием DMA Рисунок 1.1.


Рисунок 1.1. Система предлагаемая Altera

Взяв на базе системы являющейся примером производителя, была проведена попытка нагло втыкнуть вышеупомянутый компонент Рисунок 1.2.


Рисунок 1.2. PCI Express Compiler вставлен в базовый проект-демонстрацию

Генерация в SOPCb проходит без ошибок, но при компиляции Quartus9.1 выдаются следующие ошибки:

Error: Input port datain of the GXB receiver channel PMA atom "bup_nios:bup_nios_inst|pcie_compiler_0:the_pcie_compiler_0|pcie_compiler_0_
serdes:serdes|pcie_compiler_0_serdes_alt4gxb_o08b:pcie_compiler_0_serdes_alt4gxb_
o08b_component|receive_pma0" must be connected to an input pin
Error: Output port dataout of the GXB transmitter channel PMA atom "transmit_pma0" must be connected to an output pin
Error: Input port datain of the GXB receiver channel PMA atom "bup_nios:bup_nios_inst|pcie_compiler_0:the_pcie_compiler_0|pcie_compiler_0_
serdes:serdes|pcie_compiler_0_serdes_alt4gxb_o08b:pcie_compiler_0_serdes_alt4gxb_
o08b_component|receive_pma1" must be connected to an input pin
Error: Output port dataout of the GXB transmitter channel PMA atom "transmit_pma1" must be connected to an output pin
Error: Input port datain of the GXB receiver channel PMA atom "bup_nios:bup_nios_inst|pcie_compiler_0:the_pcie_compiler_0|pcie_compiler_0_
serdes:serdes|pcie_compiler_0_serdes_alt4gxb_o08b:pcie_compiler_0_serdes_alt4gxb_
o08b_component|receive_pma2" must be connected to an input pin
Error: Output port dataout of the GXB transmitter channel PMA atom "transmit_pma2" must be connected to an output pin
Error: Input port datain of the GXB receiver channel PMA atom "bup_nios:bup_nios_inst|pcie_compiler_0:the_pcie_compiler_0|pcie_compiler_0_
serdes:serdes|pcie_compiler_0_serdes_alt4gxb_o08b:pcie_compiler_0_serdes_alt4gxb_
o08b_component|receive_pma3" must be connected to an input pin
Error: Output port dataout of the GXB transmitter channel PMA atom "transmit_pma3" must be connected to an output pin

Что подталкивает на мыслю что, что-то тут
1. криво законекчено в SOPCb.
2. неправильны выставлены параметры элементов.
3. 1 + 2 ...

Да, ещё, сам Builder (до генерации) выдаёт следующие варнинги точнее инфики:
Info: pcie_compiler_0: bar1_0_Prefetchable: PCI BAR Size = 512 KBytes - 19 bits, Avalon Base Address = 0x00100000, Avalon End Address = 0x0017ffff
Info: pcie_compiler_0: bar2_Non_Prefetchable: PCI BAR Size = 512 KBytes - 19 bits, Avalon Base Address = 0x00100000, Avalon End Address = 0x0017ffff
Info: ext_flash: Flash memory capacity: 32,0 MBytes (33554432 bytes).
Info: ext_flash_1: Flash memory capacity: 32,0 MBytes (33554432 bytes).
Info: pb_pio: PIO inputs are not hardwired in test bench. Undefined values will be read from PIO inputs during simulation.
Info: dip_pio: PIO inputs are not hardwired in test bench. Undefined values will be read from PIO inputs during simulation.
Info: pcie_compiler_0: A subset of PCI Express parameters is supported under SOPC Builder, see user guide for details.
Info: pcie_compiler_0: Native Endpoint implementation doesn't support I/O or 32-bit Prefetchable memory BAR types.
Info: pcie_compiler_0: Native Endpoint implementation requires MSI message 64-bit address capability.

Как понял посылают туда откуда начинал...
Всё бы ничего, но не совсем понятно человеку только начавшему етим "страдать"

Кто - что может, толковое, посоветовать по мимо:"читай дадашит", "учи матчасть", "убейся Ап стену" и.т.д.?
заранее спасибо!

П.С. К сожалению проект довольно увесим и не может быть здесь выложен =(
П.П.С. не судите строго, я только учусь(пытаюсь )

[gosu-art]

Вот сейчас тоже по тихой разбираюсь с PCIex, в том числе и Альтеровским.
Авалоновский ММ вариант (как на первом рисунке у ТС) плохо собирается под СIV. Времянка сходится только на 6м спидгрейде и то при определенных настройках (в доках в принципе и написано, что только на СIV-6), но мне нужен индастриал, поэтому скорее всего придется использовать ST интерфейс.
Хотелось бы понять для ST нужно самому формировать структуру TLP пакета(тип,таг, длинна..и.т.д.)? Т.е. если брать аналогию с езернетом делать "софтовый" протокол? Или же,например, как у Wiznet5300 - основное аппаратно реализовано? Даю только данные и все? Получается для ММ так и сделано?

[Postoroniy_V]

Вот сейчас тоже по тихой разбираюсь с PCIex, в том числе и Альтеровским.
Авалоновский ММ вариант (как на первом рисунке у ТС) плохо собирается под СIV. Времянка сходится только на 6м спидгрейде и то при определенных настройках (в доках в принципе и написано, что только на СIV-6), но мне нужен индастриал, поэтому скорее всего придется использовать ST интерфейс.
Хотелось бы понять для ST нужно самому формировать структуру TLP пакета(тип,таг, длинна..и.т.д.)? Т.е. если брать аналогию с езернетом делать "софтовый" протокол? Или же,например, как у Wiznet5300 - основное аппаратно реализовано? Даю только данные и все? Получается для ММ так и сделано?

если будет ST, то transaction уровень и декодирование-обработка-прочее с TLP пакетами ложится на вас.
в случае ММ всё сделано внутрях корки, тоесть жизнь легче если плис и грейд "хорошие" %)