Версия для печати темы
Нажмите сюда для просмотра этой темы в обычном формате
Форум разработчиков электроники ELECTRONIX.ru _ Среды разработки - обсуждаем САПРы _ GateLevel Simulation
Автор: TamRazZ Sep 5 2018, 11:48
Добрый день!
Возникла проблема при гателевел симуляции проекта. Netlist Writer при компиляции не создает необходимых *.sdo и *.svo файлов (пишу на System Verilog). Из-за этого не запускается симуляция.
Причем данный эффект возникает при симуляции под Arria V при выборе плисы Cyclone III для этого же проекта, необходимые файлы генерируются и симуляция проходит нормально.
В чем дело?
ЗЫ: Версии САПРов в описании темы..
Автор: andrew_b Sep 5 2018, 12:01
Цитата(TamRazZ @ Sep 5 2018, 14:48) 
В чем дело?
Читайте доки, они рулез.Цитата
Post-synthesis and post-fit gate-level simulations run significantly slower than RTL simulation. Altera recommends that you verify your design using RTL simulation for functionality and use the TimeQuest timing analyzer for timing. Timing simulation is not supported for Arria V, Cyclone V, Stratix V, and newer families.
Автор: AndreiUS Sep 21 2018, 13:28
Цитата(andrew_b @ Sep 5 2018, 15:01)
Timing simulation is not supported for Arria V, Cyclone V, Stratix V, and newer families.
Это что ж получается, Альтера забила на временную симуляцию для новых кристаллов? Слишком долго? Теперь только TimeQuest?
Автор: bogaev_roman Sep 21 2018, 14:23
Цитата(AndreiUS @ Sep 21 2018, 16:28)
Это что ж получается, Альтера забила на временную симуляцию для новых кристаллов? Слишком долго? Теперь только TimeQuest?
Альтера гарантирует работоспособность кристаллов, если в таймквесте все временные ограничения прописаны грамотно и выполняются. Что даст Вам дополнительно временное моделирование (функционал можно проверить на модели, полные задержки после трассировки можно посмотреть в таймквесте)?
Русская версия Invision Power Board (http://www.invisionboard.com)
© Invision Power Services (http://www.invisionpower.com)