Загрузка Kintex Ultrascale, Проблемы с загрузкой Опции

[Flood]

Эти чипы не редкость. Хорошо, если они просто немного хуже белых чипов.
Бывает, что значительно хуже по характеристикам или не работают вовсе.

Какие партномера попадались и, главное - как удалось понять, что чипы левые?

[dm.pogrebnoy]

Один раз хотели заказать партию шестых виртексов в китае. Но заказали у китайской же конторы контроль перед поставкой. Так вот, часть м/сх по их отчету оказалась со следами реболлинга, часть со следами незаводской маркировки, часть вообще не работоспособной. Так что ничему не удивлюсь. Запасся попкорном.

[Yuri124]

Как вариант - происходит сбой при загрузке из-за разводки платы или из-за левизны чипов.
Т.е. не дошла до места назначения "единичка/и", отвечающая/ие за конфигурацию к-л. переключателя.
Попробовать загружать другим образом, или понизить частоту загрузки, или попробовать предпринять действия на плате для "сглаживания" сигналов, чтобы предотвратить возможный звон.

[RobFPGA]

Приветствую!

Как вариант - происходит сбой при загрузке из-за разводки платы или из-за левизны чипов.
Т.е. не дошла до места назначения "единичка/и", отвечающая/ие за конфигурацию к-л. переключателя.
Попробовать загружать другим образом, или понизить частоту загрузки, или попробовать предпринять действия на плате для "сглаживания" сигналов, чтобы предотвратить возможный звон.

Это что-то из области фантастики "не дошла единичка" Для того чтобы убедится этом можно попробовать вычитать конфигурацию из FPGA и сравнить с тем что загружали. Более вероятно что вход попаленный статикой.
Прошивка при загрузке в FPGA проверяется на crc - если done поднялся значит на входе FPGA прошивка была та же что и сгенерировал софт.

Удачи! Rob.

[Anton1990]

Такие чипы должны сильно отличаться внешне, если их корпусировка делается в других местах.
К тому же, сейчас есть какой-никакой доступ к базе данных Xilinx по кристаллам. По серийнику точно, но вроде обещали и по DNA сделать. Если это есть - по DNA можно будет установить легальность чипа. Конечно, если могущественные китайцы не умеют шить в эти отбракованные кристаллы все что угодно.

Обалдеть. От китайских поставщиков такой кристалл мог бы стоить раз в 5 дешевле. Имея указанную Вами сумму проще обратиться в Xilinx.

Я бы предложил его еще более примитизировать, для чего использовать другую доступную частоту для тактирования ila и сделать два
проекта:

1. Больные пины завести на IBUFDS (DIFF_TERM=True IOSTANDARD=LVDS). Выход IBUFDS - сразу в ila. И смотреть, что там творится от конфига к конфигу, включая ловлю фронтов при отсутствии постоянного клока.

2. Если сбой подтвержден, делаем второй проект, куда заводим эти два пина сразу в ila, IOSTANDARD=LVCMOS18. И смотрим, что творится на пинах, а что в ila. Если надо - отключаем DAC и подаем однополярные тестовые сигналы.

Готовая плата на KU115 стоит где-то 2000 долл., но там вроде нет FMC разъема.

напрямую к Xilinx не вариант. Я же не себе домой ее заказываю. Проводится конкурс и т.д., ну и последствия....

[jojo]

Какие партномера попадались и, главное - как удалось понять, что чипы левые?

Понять просто очень - микросхема значительно не соответствует по характеристикам даташиту и микросхемам других партий. Или вообще не работает.

[serj1979]

Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает.
Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее.
В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2

Насчёт длины, для Spartan6 (ISE) в ug380.pdf в разделе "Chapter 5: Configuration Details", есть примечание что размер конфигурационной последовательности может отличаться от "typical cases", думаю что то похожее есть и в vivado для Kintex, т.е. думаю ничего криминально, если грешите на версию vivado, "уйдите" на 17.4 (+update), вроде как поддержка Kintex там есть...
Если нет возможности достать (попользоваться на время) "демобордом" от производителя, посмотрите документацию на неё (xilinx, avnet требуется регистрация), как правило лежат принципиалки, иногда разводка (топология), то есть сравнить Вашу плату и "родную".
А насчёт проекта, советы простые, не работает один контакт - попробуйте другой, понизить частоту, сделайте в конце концов проект последовательно "перебирающий" выводы ПЛИС с подачей "1" или "0". Либо чередованием "1", "0" "шахматная доска", либо с разной частотой и т.п. "извращения", т.е. определите факт прохождения сигнала по контактам от ПЛИС до разъёма. То есть "поиграйтесь" с микросхемой....

[Anton1990]

Насчёт длины, для Spartan6 (ISE) в ug380.pdf в разделе "Chapter 5: Configuration Details", есть примечание что размер конфигурационной последовательности может отличаться от "typical cases", думаю что то похожее есть и в vivado для Kintex, т.е. думаю ничего криминально, если грешите на версию vivado, "уйдите" на 17.4 (+update), вроде как поддержка Kintex там есть...
Если нет возможности достать (попользоваться на время) "демобордом" от производителя, посмотрите документацию на неё (xilinx, avnet требуется регистрация), как правило лежат принципиалки, иногда разводка (топология), то есть сравнить Вашу плату и "родную".
А насчёт проекта, советы простые, не работает один контакт - попробуйте другой, понизить частоту, сделайте в конце концов проект последовательно "перебирающий" выводы ПЛИС с подачей "1" или "0". Либо чередованием "1", "0" "шахматная доска", либо с разной частотой и т.п. "извращения", т.е. определите факт прохождения сигнала по контактам от ПЛИС до разъёма. То есть "поиграйтесь" с микросхемой....

Похоже ничего другого как поиграться не остается.

[Flood]

Похоже ничего другого как поиграться не остается.

Это не сложно и точно полезнее, чем просто обвинить чип в левизне.

[Anton1990]

Это не сложно и точно полезнее, чем просто обвинить чип в левизне.

Но и не так уж и просто. На плате осциллографом практически ничего не пощупаешь. Кривизну чипа не исключаю, тем более лично у меня были прецеденты, правда с virtex6.

[serj1979]

Но и не так уж и просто. На плате осциллографом практически ничего не пощупаешь. Кривизну чипа не исключаю, тем более лично у меня были прецеденты, правда с virtex6.

Лампочки да кнопочки (почти как "Hello World!"), потом можно будет сварганить Serial и подцепить преобразователь к RS232/USB а на компе терминал)
Ну или по "взрослому" через JTAG отлаживаться)

[blackfin]

Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно.

На мой взгляд, нужно сначала проверить все питающие напряжения и последовательность их подачи.

Потому как возможны всякие чудеса:

In HP I/O banks, if the I/O standard voltage requirement is < 1.8V, but a VCCO >2.5V is applied, the device automatically enters an overvoltage protection mode. Reconfiguring the device with the correct VCCO level restores normal operation.

Это для FPGA седьмой серии, но в XCKU115, вероятно, есть такой же механизм защиты.

См. UG471, page 18.

[serj1979]

На мой взгляд, нужно сначала проверить все питающие напряжения и последовательность их подачи.

А как проверить при BGA корпусе, ошибка в схеме/разводке - понятно, а допустим "непропай" - феном погреть микросхему?

[blackfin]

..., а допустим "непропай" - феном погреть микросхему?

Для этого существует рентген-контроль.

[serj1979]

Для этого существует рентген-контроль.

А если нет его (рентген-контроля), по потреблению или ещё каким признакам (может что "выставляется" при уходе в защиту), можно определить "недопитание"?