Констрейны выходного порта RGMII Опции

[_Anatoliy]

Коллеги, опять я запутался. С приёмником как то быстро разобрался, а с передатчиком завис.
Альтера, третий циклон.
Вот описание:

Код

# Set Output Delay
create_generated_clock \
    -source {comp21|altpll_component|auto_generated|pll1|inclk[0]} \
    -phase 90.00 \
    -duty_cycle 50.00 \
    -name {ETH_TX_CLK} \
    {comp21|altpll_component|auto_generated|pll1|clk[0]}
create_generated_clock \
    -source {comp21|altpll_component|auto_generated|pll1|inclk[0]} \
    -duty_cycle 50.00 \
    -name {clk125} \
    {comp21|altpll_component|auto_generated|pll1|clk[1]}

create_generated_clock -name tx_output_clock -source [get_pins {comp21|altpll_component|auto_generated|pll1|clk[0]}] [get_ports {eth_tx_clk}]

set_output_delay -clock tx_output_clock -max 2.0 [get_ports eth_txd*]
set_output_delay -clock tx_output_clock -min -2.0 [get_ports eth_txd*] -add_delay
set_output_delay -clock tx_output_clock -clock_fall -max 2.0 [get_ports eth_txd*] -add_delay
set_output_delay -clock tx_output_clock -clock_fall -min -2.0 [get_ports eth_txd*] -add_delay

set_output_delay -clock tx_output_clock -max 2.0 [get_ports {eth_tx_en}]
set_output_delay -clock tx_output_clock -min -2.0 [get_ports {eth_tx_en}] -add_delay
set_output_delay -clock tx_output_clock -clock_fall -max 2.0 [get_ports {eth_tx_en}] -add_delay
set_output_delay -clock tx_output_clock -clock_fall -min -2.0 [get_ports {eth_tx_en}] -add_delay

set_false_path -fall_from [get_clocks clk125] -rise_to [get_clocks tx_output_clock] -setup
set_false_path -rise_from [get_clocks clk125] -fall_to [get_clocks tx_output_clock] -setup
set_false_path -fall_from [get_clocks clk125] -fall_to [get_clocks tx_output_clock] -hold
set_false_path -rise_from [get_clocks clk125] -rise_to [get_clocks tx_output_clock] -hold

Здесь clk125 - клок для модулей Ethernet.
На картинке реакция таймквеста :

1). Правильно ли написан скрипт?
2). Почему Clock Delay для Launch имеет отрицательную задержку?
3). Почему в столбце From Node параметром является клок а не выход регистра?
4). Почему такие большие задержки? Может в настройках Fittera нужно что то подкрутить?
5). Что делать?

Эскизы прикрепленных изображений

 

[Shivers]

- выходные задержки FPGA расчитываются действительно исходя из вейвформ микросхемы-приемника (если интерфейс - колхоз березка), либо исходя из требования стандарта (если интерфейс стандартный). RGMII - стандарт, вейвформы с таймингом для него Вы сами привели в одном из первых постов. Поэтому цифры надо брать из таблицы под вейвформой.
- Вы о чем спросили в первом посте, про констрейнты? Я и пишу про констрейнты - сетапы и холды. Да будет Вам известно, что ключ -max это констрейнт проверки интерфейса по сетапу, а ключ -min соотв. констрейнт проверки интерфейса по холду. Пишете про STA, но похоже плохо понимаете что это это, и как работает.
- В формуле холд используется с минусом, верно. Но в констрейнт записывается значение, соотвествующее вейвформе. На вейвформе холд показан положительным, т.к. сигнал снимается позже фронта клока. Отрицательный холд, это когда сигнал снимается ДО фронта клока. То же и в таблице - цифра указана с плюсом. Если Вы в констрейнт холда запишете не с плюсом (как требуется в данном случае) а с минусом, то ничего не нарушите поскольку констрейнт просто стал жесче. Но вытянет ли это требование САПР - другой вопрос.

Собственно, давать Вам советы - занятие неблагодарное, как я вижу. Вместо того чтобы упереться рогом, прочитали бы учебник сначала. Так что, пусть кто другой дальше помогает.

[_Anatoliy]

- выходные задержки FPGA расчитываются действительно исходя из вейвформ микросхемы-приемника (если интерфейс - колхоз березка), либо исходя из требования стандарта (если интерфейс стандартный). RGMII - стандарт, вейвформы с таймингом для него Вы сами привели в одном из первых постов. Поэтому цифры надо брать из таблицы под вейвформой.
- Вы о чем спросили в первом посте, про констрейнты? Я и пишу про констрейнты - сетапы и холды. Да будет Вам известно, что ключ -max это констрейнт проверки интерфейса по сетапу, а ключ -min соотв. констрейнт проверки интерфейса по холду. Пишете про STA, но похоже плохо понимаете что это это, и как работает.
- В формуле холд используется с минусом, верно. Но в констрейнт записывается значение, соотвествующее вейвформе. На вейвформе холд показан положительным, т.к. сигнал снимается позже фронта клока. Отрицательный холд, это когда сигнал снимается ДО фронта клока. То же и в таблице - цифра указана с плюсом. Если Вы в констрейнт холда запишете не с плюсом (как требуется в данном случае) а с минусом, то ничего не нарушите поскольку констрейнт просто стал жесче. Но вытянет ли это требование САПР - другой вопрос.

Собственно, давать Вам советы - занятие неблагодарное, как я вижу. Вместо того чтобы упереться рогом, прочитали бы учебник сначала. Так что, пусть кто другой дальше помогает.

Да Вы батенька хамить начинаете.
Эту картинку тоже проигнорируете?
Здесь Th = 0,4нс означает что данные должны оставаться стабильными не менее чем 0,4нс после фронта клока на внешнем девайсе.
Но в set_output_delay это значение входит со знаком минус. Оно и понятно - и сетап и холд отсчитываются от одного и того же фронта клока, но находятся от него по разные стороны. Если за нулевую точку отсчёта времени принять момент фронта то тогда логично предположить что сетап и холд должны иметь разные знаки. А на "вейвформах" отображается не само время, а его модуль.

Эскизы прикрепленных изображений