SystemVerilog [RTL] & ASIC Design Flow, За и Против Опции

[baumanets]

мне периодически приходится смотреть код, написанный европейцами и азиатами, имеющими лицензионный сапорт каденса/синопсиса - использование всяких SV конструкций для облегчения кода (индексы, дефолтные порты, массивы/структуры и т.п) внутри модулей практически всегда, использования интерфейсов в синтезируемом коде ни разу не видел

за лицензию SV, по-моему, дополнительных денег не берут

У синопсиса не берут.