Hyperlynx FPGA DDR3, FPGA->DDR OK, DDR->FPGA FAIL Опции

[uriy]

Не проходит Batch simulation в разделе Data read. Пишет Bad signal. Data write проходит и сигнал там заметно лучше.

Вот так выглядит сигнал FPGA->DDR (Data write). DDR Batch simulation он проходит.


А вот так выглядит та же самая линия в обратном направлении DDR->FPGA (Data read). В DDR Batch simulation пишет Bad signal.
Что с этим делать?


FPGA->DDR (Data write) проходят без проблем все 16 бит шины. В обратную сторону DDR->FPGA (Data read) не проходит ни один.

[fill]

Если взять модель с согласованием из исходного файла альтеры, то
Форма сигнала очень сильно зависит от выбираемой модели приемника и параметров передающей линии.