Прошу дать оценку трассировки, DDR3 и Ethernet 1G Опции

[Uree]

Все правильно, трассировать именно так последовательно и надо. А вот выравнивать надо отрезки источник-приемник, и здесь источником всегда является Цинк, а приемниками всегда чипы памяти. То, что первый чип стоит по пути между Цинком и вторым чипом не имеет значения, выравнивание должно быть правильным для каждого приемника, а не только для первого.
Ну разве что участок ДДР1-ДДР2 выравнен в ноль, тогда проблем не будет.

[UnDerKetzer]

Собственно о чем речь- см. скриншот: на вашей плате полно места чтобы не только развести ддр3 и все остальное, но и выровнять это и разделить полигоном соседние сигналки без каких-либо проблем. Полагаю у вас этого не выходит по следующим причинам:
- чрезмерную площадь отводите под выравнивание и не в тех местах где надо
- начинаете выравнивать в неправильном порядке и не в тех местах где надо
- пинсвап в байтлейне не самый удачный
- сегменты меандра имеют чрезмерный размер
К слову на картинке расстояние между проводниками не менее 0.26мм(кроме отверстий) при трассе 0.13мм, в расчете что у вас 40 Ом проводники.

Да, у вас получилось лучше.
Боюсь, покажусь малодушным, но ей богу, укатали сивку крутые горки: переразводить тотально просто нет сил. Да и выпускаться пора.
Я питаю уверенность (и думаю, что не иллюзорную), что для трасс 40Ом, разграниченных препрегом в 0.5мм кроссталки не создадут серьезных проблем, в особенности если параллельные участки свести к минимуму.
Как вы считаете?

ПС. Если сумеете разделить идущие подряд сигнальные слои путем пресловутый переработки ддр3 линий, могу закинуть пару-другую 3д моделей микросхем для вашего проекта. В смысле, нормальных, сделанных мной вручную- скажем как на приложенной картинке.

Органичусь тем, что перечитаю соответствующий в черной магии и растащу дорожки на параллельных слоях, благо, там не много.
Но буду весьма признателен за 3д модельки.

Что вы подразумеваете под индуктивностью между этими плейнами?

Я об особенности распределенного конденсатора, который образуется благодаря параллельным плейнам, разделенным минимальным слоем диэлектрика: насколько я помню, особенностю такого конденсатора является стремящаяся к нулю паразитная индуктивность, и именно поэтому он работает на частотах в сотни МГц, в отличие от любого чип-конденсатора. А в одном из документов по трассировке высокоскоростных линий, который я читал (точно не помню в каком, но если надо - найду), приведена интересная сноска, мол, коль скоро используете плейн питания в качестве референсного, то озаботьтесь наличием тесной емкостной связи на ВЧ, ergo, этот распределенный конденсатор весьма необходим. А достичь его я могу лишь переместив пару VCC-GND в самую середину платы, а значит, от них и пляшу при построении дальнейшего стека, вот и получается, что с обеих сторон есть пара параллельных сигнальных слоев.

При таком наложении врядли поможет- иногда(очень иногда) так можно например делать на толстых 6 слойках, как например в случае Tegra K1, но и то смотря какая расстановка компонентов- в общем случае это порочная практика. В случае конкретики где это применимо свои нюансы.

Если вы так говорите... В общем, я обеспокоен, придется посчитать взаимовлияние проводников на этих слоях.

Возможно что и будет- дело не в потреблении а конфигурации возвратного пути токов.

А там как раз и получается, что обратные токи от аналоговой части спокойно идут в источник своим путём. А если не разделить - то перемешиваются с цифровыми токами.

Все правильно, трассировать именно так последовательно и надо. А вот выравнивать надо отрезки источник-приемник, и здесь источником всегда является Цинк, а приемниками всегда чипы памяти. То, что первый чип стоит по пути между Цинком и вторым чипом не имеет значения, выравнивание должно быть правильным для каждого приемника, а не только для первого.
Ну разве что участок ДДР1-ДДР2 выравнен в ноль, тогда проблем не будет.

Да, конечно, так и сделано.
Все трассы в группе addr/ctrl выровнены в ноль и на участке Zync-ddr1, и на участке ddr1-ddr2.

[EvilWrecker]

Боюсь, покажусь малодушным, но ей богу, укатали сивку крутые горки: переразводить тотально просто нет сил. Да и выпускаться пора.
Я питаю уверенность (и думаю, что не иллюзорную), что для трасс 40Ом, разграниченных препрегом в 0.5мм кроссталки не создадут серьезных проблем, в особенности если параллельные участки свести к минимуму.
Как вы считаете?

Я думаю что при текущей разводке вы играете в лотерею

Органичусь тем, что перечитаю соответствующий в черной магии и растащу дорожки на параллельных слоях, благо, там не много.

Не комментируя черную магию, можно сказать вот что: там где надо двигать находится карточный домик - потянете одно, придется тянуть второе, третье и ...

Но буду весьма признателен за 3д модельки.

Я просто обнаружил что у меня имеются модели на некоторые микросхемы из вашего проекта - но интереснее если вы таки дотянете ддр3

А достичь его я могу лишь переместив пару VCC-GND в самую середину платы, а значит, от них и пляшу при построении дальнейшего стека, вот и получается, что с обеих сторон есть пара параллельных сигнальных слоев.

Повторю ключевые моменты:

- нет проблем класть 2 полигона питания подряд, если их окружают земли. Т.е 3 полигона подряд это уже плохо.
- у вас полно неиспользованного места на сигнальных слоях и для полигонов земли и питания.

Однако вы попросту не используете порядка 60% платы

Если вы так говорите... В общем, я обеспокоен, придется посчитать взаимовлияние проводников на этих слоях.

Считать это бесполезно, если есть интерес то лучше позвать SI engineer-а, пусть симулирует.

А там как раз и получается, что обратные токи от аналоговой части спокойно идут в источник своим путём. А если не разделить - то перемешиваются с цифровыми токами.

И в чем проблема?

[UnDerKetzer]

Я думаю что при текущей разводке вы играете в лотерею
...Считать это бесполезно, если есть интерес то лучше позвать SI engineer-а, пусть симулирует....

Нет такого, я один тут и швец и жнец.
Прикинул кроссталки для проводников в одном слое и в разных слоях в нескольких калькуляторах (кстати, оказывается, последняя версия Saturn умеет это).
Результаты таковы.
1) Коэффициент связи для проводников, расположенных в разных (Int1 и Int2) слоях ничтожен и составляет -33dB, что дает при моих условиях 0.032V наведенное напряжение - это 2% от уровня, можно со спокойной душой забыть.
2) Коэффициент связи между параллельно идущими проводниками в одном слое (беру худший случай, встречающийся в моем дизайне) уже -13dB, что дает наведенное напряжение в 0.3V - это уже удручающая цифра.

Вывод: нужно разносить близко лежащие проводники в одном слое и забить на межслойные кроссталки.

Я просто обнаружил что у меня имеются модели на некоторые микросхемы из вашего проекта - но интереснее если вы таки дотянете ддр3

Протестую, это шантаж!

Повторю ключевые моменты:
- нет проблем класть 2 полигона питания подряд, если их окружают земли. Т.е 3 полигона подряд это уже плохо.
- у вас полно неиспользованного места на сигнальных слоях и для полигонов земли и питания.
Однако вы попросту не используете порядка 60% платы

Возможно, но в начале проекта две недели назад я слабо представлял сколько места потребуется. Сейчас первоочередная задача - минимизация рисков того, что проект не заведется.

И в чем проблема?

Ну, если пути обратного тока лежат в одном направлении для аналоговой и цифровой части, то в момент переключения быстрых драйверов цифровых линий происходит бросок тока, который вызывает флуктуации земляного уровня из-за маленькой, но не нулевой индуктивности проводника. А нестабильный уровень земли приведет к погрешностям в аналоговой части.

Эскизы прикрепленных изображений

 

[EvilWrecker]

Нет такого, я один тут и швец и жнец.

Это плохо

Прикинул кроссталки для проводников в одном слое и в разных слоях в нескольких калькуляторах (кстати, оказывается, последняя версия Saturn умеет это).
Результаты таковы.

Результаты таковы что вы считаете edge coupled а не broadside coupled это раз, а во вторых повторюсь- у вас есть хайспиды пересекающие вырез в полигоне аж вдоль проводника

Протестую, это шантаж!

Да какой там - повторюсь, у вас каждый байтлейн разводится в одном слое, пи этом если разнести планки по иному и переделать свап, то можно 2 и байтлейна в одном слое развести. Я даже шутки ради попробовал развести один байтлейн- смотрите картинку.

Возможно, но в начале проекта две недели назад я слабо представлял сколько места потребуется. Сейчас первоочередная задача - минимизация рисков того, что проект не заведется.

Ну вкл/выкл точно осилит- однако важно понимать вот что: есть удивительные случаи когда на столе работает, а в поле нет, или того лучше- пробная партия пахала, а серийная сбоит. Повезло на старте так сказать

Ну, если пути обратного тока лежат в одном направлении для аналоговой и цифровой части, то в момент переключения быстрых драйверов цифровых линий происходит бросок тока, который вызывает флуктуации земляного уровня из-за маленькой, но не нулевой индуктивности проводника. А нестабильный уровень земли приведет к погрешностям в аналоговой части.

На это можно было бы опираться(возможно- все зависит от организации земли) если бы ваша аналоговая часть стояла справа от цинка- вот тогда да. И опять же, можно организовать землю так что и в таком случае резать ничего не надо. Что касается одинакового пути дли аналога и цифры то это очевидно не так- хотя бы потому что у них разная геометрия земли как таковая.

Эскизы прикрепленных изображений

 

[Владимир]

Что-то получилось очень знакомая топология.
где-то год назад или два была такая в поем проекте.
Похоже кристалл тот же, память тоже

[EvilWrecker]

Что-то получилось очень знакомая топология.
где-то год назад или два была такая в поем проекте.
Похоже кристалл тот же, память тоже

Дык, все прикидки на базе раззодки ТС-а - ибо на своей плате это уже будут не прикидки А так, наверняка сами сталкивались- платки с плис+арм очень популярны последние несколько лет, наверняка делали что-то подобное.

[UnDerKetzer]

Это плохо

Вообще да, ничего хорошего, зато опыт прибывает быстро.

Результаты таковы что вы считаете edge coupled а не broadside coupled это раз, а во вторых повторюсь- у вас есть хайспиды пересекающие вырез в полигоне аж вдоль проводника

Да, вы правы насчет edge coupled и broadside coupled. Может знаете методику расчета? В любом случае по прикидкам при условии минимизации параллельных участков серьезного влияния быть не должно. Это, конечно, в большей мере гадания, но интуиция подсказывает так.
По поводу войдов: пересечения нет в дизайне. Есть одно место, где проводник идет вдоль края, это кстати тоже не смертельно, ведь обратный ток просто чуть сместится, но в целом останется под дорожкой. Однако, эти моменты я пофиксил.

Да какой там - повторюсь, у вас каждый байтлейн разводится в одном слое, пи этом если разнести планки по иному и переделать свап, то можно 2 и байтлейна в одном слое развести. Я даже шутки ради попробовал развести один байтлейн- смотрите картинку.

Я это понимаю, но перенос планок (и обвязки) и переразводка - это несколько дней работы. Не хочу упрямиться, но не вижу серьезной причины проделывать все это.

Ну, финальная версия.
В тех местах, где линии DDR3 выходят по двое из под Цинка, сделал neck-down'ы.
Параллельные участки на близких сигнальных слоях также минимизированы.
Два практических вопроса.
1) Сейчас зазор от земляного полигона на сигнальном слое до проводника (0.13мм) составляет 0.4мм. Допустимо ли сократить отступ?
2) Методика оценки межслойных кроссталков - есть ли такая? Знаком-ли кто-нибудь с ней?

upd:
Кстати, EvilWrecker, здесь вы обвели красным терминаторы (последняя картинка в аттаче). Поделитесь, что с ними не так?

[EvilWrecker]

зато опыт прибывает быстро.

Опыт в чем? Вы еще не разобравшись в псб дизайне пытаетесь залезть в область симуляции- это примерно тоже самое что осваивать пакеты типа HFSS/ADS не зная электродинамики. Смысла нет в таком опыте

Да, вы правы насчет edge coupled и broadside coupled. Может знаете методику расчета?

Ваш вопрос примерно звучит так: я хочу засунуть голову в раскаленную печь, перед этим хочу рассчитать позицию головы такую, чтобы не сгореть.

По поводу войдов: пересечения нет в дизайне. Есть одно место, где проводник идет вдоль края, это кстати тоже не смертельно, ведь обратный ток просто чуть сместится, но в целом останется под дорожкой. Однако, эти моменты я пофиксил.

Очень хочется потролить, но воздержусь на этот раз. Пересечение воидов у вас есть даже сейчас, есть также проводники которые лежат близко к разрыву или выходят за его границы. Про обратный ток комментировать не буду ибо это маразм.

В любом случае по прикидкам при условии минимизации параллельных участков серьезного влияния быть не должно. Это, конечно, в большей мере гадания, но интуиция подсказывает так.

Сами себе и ответили.

Я это понимаю, но перенос планок (и обвязки) и переразводка - это несколько дней работы. Не хочу упрямиться, но не вижу серьезной причины проделывать все это.

При вашей плате это делается за один рабочий день - 2 планки на 10 слойке при километровой борде это ничто. Если и это кажется сложным, просто выкиньте планки и поставьте МСР, в вашем случае станет еще проще: такое делать примерно несколько часов

В тех местах, где линии DDR3 выходят по двое из под Цинка, сделал neck-down'ы.

Если подразумевается то что на скриншоте, это это не неки а ерунда какая-то. Ну и опять же, никому это не нужно- любой из байтлейнов разводится на одном слое с приемлемыми зазорами. А вы таки не смогли при 10 слоях эти самые зазоры обеспечить .

Параллельные участки на близких сигнальных слоях также минимизированы.

Убрали в одном, поставили в другом.

Сейчас зазор от земляного полигона на сигнальном слое до проводника (0.13мм) составляет 0.4мм. Допустимо ли сократить отступ?

А вы в том же сатурне прикиньте зазор от линии до полигона в калькуляторе импеданса- когда перестанут происходить значимые изменения, то это и будет хороший зазор. Но такое лучше считать уже в Polar, хотя и в сатурне прикидка будет очень хорошая.

Методика оценки межслойных кроссталков - есть ли такая? Знаком-ли кто-нибудь с ней?

Дык, гуглите по соответствующим кейвордам, в чем проблема то?

вы обвели красным терминаторы (последняя картинка в аттаче). Поделитесь, что с ними не так

Асимметричный баланс меди у пинов конденсаторов и хайспид под острым углом.

ПС. Резюмируя- особо значимых изменений нет, но очевидно что вы некорректно назначаете правила по зазорам между цепями: нужно генерировать правило "трасса-трасса", вы же приплетаете еще и переходное из-за чего у вас гигантские антипады. Учитывая то что вы крутите меандры вокруг переходных, то те самые воиды и всплывут.

Условно говоря, для того чтобы ваш дизайн перестал быть г, нужно сделать 2 простые вещи: хайспиды полигоном разделить и зазоры нормальные ввести, причем не только между хайспидами. Ну и совет небольшой: в альтиуме не используйте свойство plane, заливайте соответствующие слои обычными полигонами.

Эскизы прикрепленных изображений

 

[UnDerKetzer]

Опыт в чем? Вы еще не разобравшись в псб дизайне пытаетесь залезть в область симуляции- это примерно тоже самое что осваивать пакеты типа HFSS/ADS не зная электродинамики. Смысла нет в таком опыте

Возможно, это так, но ситуация такая, как есть, что поделать?..

Очень хочется потролить, но воздержусь на этот раз. Пересечение воидов у вас есть даже сейчас, есть также проводники которые лежат близко к разрыву или выходят за его границы.

В аттаче два скриншота, где подсвечены линии DDR и опорный плейн. Я в упор не вижу мест пересечения разрывов и трасс.

Про обратный ток комментировать не буду ибо это маразм.

Да нет же, не маразм. Обратный ток стремится пройти по пути наименьшей индуктивности, для хайспид линий это означает, что стремится пройти по референсному слою под роводником. Если встречает препятствие, то огибает его и после возвращается под проводник.

Если подразумевается то что на скриншоте, это это не неки а ерунда какая-то.

Скриншота нет. Думаю, в об этих местах (см. аттач).
Почему ерунда? Трасса с 0.13мм сужается до 0.1мм в тех местах, где проводники идут слишком близко, что дает дополнительные 0.06мм зазора.
По данным сатурна это дает ослабление кроссталка на 5дБ.

А вы в том же сатурне прикиньте зазор от линии до полигона в калькуляторе импеданса- когда перестанут происходить значимые изменения, то это и будет хороший зазор. Но такое лучше считать уже в Polar, хотя и в сатурне прикидка будет очень хорошая.

Я это уже делал и получил неадекватные цифры в поляре. По его мнению, полигон начинает играть сколь-нибудь серьезную роль при зазорах <0.1мм.
А разница в импедансе для зазора 0.4мм и 0.2мм составляет 0.6 Ома или 1.3%. Не верю я этим выкладкам.

Дык, гуглите по соответствующим кейвордам, в чем проблема то?

Дык, если б гуглилось...

Асимметричный баланс меди у пинов конденсаторов и хайспид под острым углом.

Блин, точно.
Углы поправлю, а что рекомендуете делать с медью? Подключить через термобарьер?
Мне казалось, на современном производстве и при корректном термопрофиле эта проблема перестала быть актуальной и tombstone образовываться не должны.

ПС. Резюмируя- особо значимых изменений нет, но очевидно что вы некорректно назначаете правила по зазорам между цепями: нужно генерировать правило "трасса-трасса", вы же приплетаете еще и переходное из-за чего у вас гигантские антипады. Учитывая то что вы крутите меандры вокруг переходных, то те самые воиды и всплывут.

Ах вон о каких войдах речь. Я все смотрел на опорные слои VCC и MIX.
Ну так опять же проблемы нет: для плейнов отдельное правило, и зазор там 0.1мм - такой же, как в правилах для треков, а значит трек ВСЕГДА имеет опору (см. скриншот).

upd:

Условно говоря, для того чтобы ваш дизайн перестал быть г, нужно сделать 2 простые вещи: хайспиды полигоном разделить и зазоры нормальные ввести, причем не только между хайспидами. Ну и совет небольшой: в альтиуме не используйте свойство plane, заливайте соответствующие слои обычными полигонами.

Чтобы избежать недопониманий: вы имеете ввиду хайспид слои int1<>int2 и int3<>int4 разделить опорным слоем?
Обычные полигоны тормозят дико и работать с ними неудобно. Плейны, конечно, реализованы отвратительно в альтиуме (чего только стоит отсутствие возможности убивать неподключенные куски меди, приходится делать вручную), но в целом плюсы тоже есть. Видимо, вопрос религии.

Эскизы прикрепленных изображений

 

[EvilWrecker]

Возможно, это так, но ситуация такая, как есть, что поделать?

Ну например, сделать нормально хотя бы необходимое и достаточное- и уже потом лезть в "клубы по интересам"

В аттаче два скриншота, где подсвечены линии DDR и опорный плейн. Я в упор не вижу мест пересечения разрывов и трасс.

Не там смотрите- возьмите в принципе любую трассу около планок где крутите меандры вокруг переходных, и посмотрите на эту область.

Да нет же, не маразм. Обратный ток стремится пройти по пути наименьшей индуктивности, для хайспид линий это означает, что стремится пройти по референсному слою под роводником. Если встречает препятствие, то огибает его и после возвращается под проводник.

Плохо видать читали свою черную магию И на этот раз воздержусь от троллинга(крайний раз).

Скриншота нет.

Скриншот есть, просто прикрепился не сразу- выскочило уведомление о том что использовал все доступное место и больше нельзя. Все должно отображаться сейчас в ветке.

Почему ерунда?

Уже потому что они никоим образом не решают проблему с зазорами в конкретно вашем дизайне.

Углы поправлю, а что рекомендуете делать с медью? Подключить через термобарьер?
Мне казалось, на современном производстве и при корректном термопрофиле эта проблема перестала быть актуальной и tombstone образовываться не должны.

Это если современное производство, да Но исходя из этой и прошлых веток у меня сложилось впечатление что у вас не такой случай. За надгробные камни я бы не переживал, а вот за напряжение в керамике- да.

Ну так опять же проблемы нет: для плейнов отдельное правило, и зазор там 0.1мм - такой же, как в правилах для треков, а значит трек ВСЕГДА имеет опору (см. скриншот).

И стало быть по вашему скриншоту надо понимать что зазор нормальный? Не, не нормальный

Чтобы избежать недопониманий: вы имеете ввиду хайспид слои int1<>int2 и int3<>int4 разделить опорным слоем?

Именно.

Обычные полигоны тормозят дико и работать с ними неудобно.

Это правда.

Плейны, конечно, реализованы отвратительно в альтиуме (чего только стоит отсутствие возможности убивать неподключенные куски меди, приходится делать вручную), но в целом плюсы тоже есть. Видимо, вопрос религии.

На самом деле вопрос чисто функциональный- из религии наверное можно отметить то, что на мой взгляд отображение самих плейнов и сплитов ненаглядно, в то время как полигоны видно всегда четко.

Кроме того, есть такие участки как на скриншоте- с ними вам плату не сделают. Неправильно подавляете неиспользуемые пады.

Эскизы прикрепленных изображений

 

[UnDerKetzer]

Ну например, сделать нормально хотя бы необходимое и достаточное- и уже потом лезть в "клубы по интересам"

В этом-то и проблема: мне видится проблема межслойных кроссталков надуманной при конкретном стекапе. Предварительная оценка это подтверждает. А значит разделение этих слоев не является необходимым.

Не там смотрите- возьмите в принципе любую трассу около планок где крутите меандры вокруг переходных, и посмотрите на эту область.

Да какую ни возьми, всегда будет опорный слой под микрополоском. Правила зазора для линий и для плейнов одинаковы - 0.1мм (см. аттач).

Плохо видать читали свою черную магию И на этот раз воздержусь от троллинга(крайний раз).

Цитата из раздела 5.3: Как показано на рис. 5.8, возвратный ток сигнала, передаваемого формирователем, подключенным к печатной дорожке в точке А, не может следовать непосредственно под дорожкой А-В. Ему приходится обтекать разрыв в слое земли по
краю щели.
Вы, видимо, описываете ситуацию, приведенную на рисунке 5.9 (добавил в аттач), но это не мой случай!

Уже потому что они никоим образом не решают проблему с зазорами в конкретно вашем дизайне.

Проблема: высокий уровень перекрестных помех для параллельных трасс.
Доп. коллизия: увеличить зазор нельзя, поскольку с обеих сторон мешают виасы.
Решение: увеличить зазор между агрессором и жертвой. Можно получить увеличение зазора путём уменьшения ширины трассы. Сделал - получил -5дБ, проблема невилировалась.

Это если современное производство, да Но исходя из этой и прошлых веток у меня сложилось впечатление что у вас не такой случай. За надгробные камни я бы не переживал, а вот за напряжение в керамике- да.

Производство довольно современное: резонит сложные платы отправляет на производство в китай, сам же выступает посредником.
Хм, почтиаю об этом, часто где встречал упоминания...

И стало быть по вашему скриншоту надо понимать что зазор нормальный? Не, не нормальный

Ну да, нормальный. Пожалуйста, скажите, в чем там, по-вашему, проблема. Я искренне не понимаю.

На самом деле вопрос чисто функциональный- из религии наверное можно отметить то, что на мой взгляд отображение самих плейнов и сплитов ненаглядно, в то время как полигоны видно всегда четко.

Кроме того, есть такие участки как на скриншоте- с ними вам плату не сделают. Неправильно подавляете неиспользуемые пады.

Это не подавление неиспользуемых падов. Дело в том, что если не положить в то место филлинг, то будут образовываться гадкие кусочки меди, которые в процессе производства (если на заводе об этом не озаботятся) могут попросту оторваться и прилипнуть в любом другом месте. Этими ценными знаниями, кстати, я обогатился благодаря вашей наводке на кейворд DFM.

Эскизы прикрепленных изображений

 

[EvilWrecker]

В этом-то и проблема: мне видится проблема межслойных кроссталков надуманной при конкретном стекапе. Предварительная оценка это подтверждает. А значит разделение этих слоев не является необходимым.

А, ну раз такое дело- то вперед Гайды, рекомендации и пр. дураки же пишут. А есть вообще пропащие люди- они семинары целые организуют, вебинары там, курсы всякие посвященные указанным аспектом. Впрочем есть еще более глупые люди- те кто в лабораториях сидят и сначала симулируют, потом измерят на реальном образце а позже интересные бумаги пишу. Одни идиоты вокруг, да

От себя добавлю- в какие расчеты вы лезете, если вы даже доки производителей до конца не можете почитать и применить?

Да какую ни возьми, всегда будет опорный слой под микрополоском. Правила зазора для линий и для плейнов одинаковы - 0.1мм (см. аттач).

+

Ну да, нормальный. Пожалуйста, скажите, в чем там, по-вашему, проблема. Я искренне не понимаю.

В N-й раз предлагаю вам пересмотреть (в гайдах, мануалах, требованиях производителя и пр) сперва наперво расстояние от хайспида до края полигона(в том числе сделанным антипадом) и требования/рекомендации касающиеся расстояний например между битами из одного байтлейна.

Проблема: высокий уровень перекрестных помех для параллельных трасс.
Доп. коллизия: увеличить зазор нельзя, поскольку с обеих сторон мешают виасы.

Эти "коллизии" есть только потому что вы изначально неудачно развели память- специально чтобы подчеркнуть этот момент прикладывал скриншоты ранее.

Решение: увеличить зазор между агрессором и жертвой. Можно получить увеличение зазора путём уменьшения ширины трассы. Сделал - получил -5дБ, проблема невилировалась.

Избегая оценок этих не имеющих смысла расчетов нельзя не отметить следующее - ну увеличили вы зазор под бга, отлично. А вне бга?

Это не подавление неиспользуемых падов.

У вас на соответствующем слое у подключенных виа нет кп.

[UnDerKetzer]

А, ну раз такое дело- то вперед Гайды, рекомендации и пр. дураки же пишут. А есть вообще пропащие люди- они семинары целые организуют, вебинары там, курсы всякие посвященные указанным аспектом. Впрочем есть еще более глупые люди- те кто в лабораториях сидят и сначала симулируют, потом измерят на реальном образце а позже интересные бумаги пишу. Одни идиоты вокруг, да
От себя добавлю- в какие расчеты вы лезете, если вы даже доки производителей до конца не можете почитать и применить?

Я разве где-то говорю, что они писаны дураками?

В N-й раз предлагаю вам пересмотреть (в гайдах, мануалах, требованиях производителя и пр) сперва наперво расстояние от хайспида до края полигона(в том числе сделанным антипадом) и требования/рекомендации касающиеся расстояний например между битами из одного байтлейна.

Вы про полигон опорный? Так нет таких требований. Сказано: сигнальный проводник должен опираться на опорный слой. Все.

А вообще не хочу спорить. Сколько раз встречал расхождения в дизайне для референсных плат - не счесть. Сейчас как раз порылся, и вот что нашел.

Неразделенные плейном сигнальные слои.
Вот вы говорите, что кроссталки межслойные могут создать проблему. Посмотрите на дизайн ZedBoard, которая тиражируется тысячами - у них точно такой стекап, как и у меня, но сигнальные слои, на которых разведены трассы DQ, разделены препрегом 0.125мм! У меня же эта цифра в 4 раза выше - 0.51мм. Уровень перекрёстной помехи квадратично завязан на расстояние, а значит у меня уровень перекрёстных помех, обусловленных межслойной связью в 16 раз меньше, нежели в плате ZedBoard, которая является работоспособной. Отойдем от арифметики и заложим запас в 2 раза, все равно уровень помех у меня ниже в 8 рах.
Т.е. им это не мешает, а мне при таком огромном зазоре - помешает?

Ну и вот еще что: дока от микрана TN-46-14, fig2 показывает допустимый 4-х слойный стекап.
2й и 3й сигнальные слои не имеют плейна между собой, лишь препрег, рекомендуемая толщина которого 4-6mil = 0.1-0.15mm!


Зазоры.
Вот гайд микрановский говорит вынь да положь 12mil зазор для data lane. Это 0.3мм! Берем плату OpenRex, у них регулярно встречается зазор 0.125мм. И это не делает дизайн неработоспособным, поскольку протяженность таких участков мала.
И почему тогда дизайн OpenRex работоспособен, а мой сразу обратится в тыкву?
Та же дока от микрана TN-46-14 вообще нормирует нижний порог зазора в 8mil = 0.2мм. Так в чем же тогда такие серьезные проблемы моего дизайна, кроме того, что вам эстетически не нравится он?


Да, разумеется, в некоторых местах у меня есть несоблюдения скурпулёзных рекомендаций от вендоров. Невозможно соблюсти их на 100%, всегда ищется компромисс, а вы меня за этот компромисс отчитываете.

Эти "коллизии" есть только потому что вы изначально неудачно развели память- специально чтобы подчеркнуть этот момент прикладывал скриншоты ранее.

Да, не вполне удачно.

Избегая оценок этих не имеющих смысла расчетов нельзя не отметить следующее - ну увеличили вы зазор под бга, отлично. А вне бга?

А вне БГА у меня зазоров меньше 0.225 и нет.

У вас на соответствующем слое у подключенных виа нет кп.

А, уточню у резонита, можно ли так поступать.

[EvilWrecker]

Я разве где-то говорю, что они писаны дураками?

Не говорите а действуете таким образом, словно это так и есть.

Вы про полигон опорный? Так нет таких требований. Сказано: сигнальный проводник должен опираться на опорный слой. Все.

Тут вы сильно заблуждаетесь уважаемый Так сильно насколько это вообще возможно- здесь стоит идти гуглить pcb high speed design guide, посмотреть можете также у самого ксайлинкса. Чтобы потом по новой бред не писать.

Вот вы говорите, что кроссталки межслойные могут создать проблему.

Я это прямо и открыто утверждаю. А что поделать- Капитан Очевидность, как есть.

Сколько раз встречал расхождения в дизайне для референсных плат - не счесть.

Не говоря о том что не все референсы стоит повторять прокомментирую следующие ваши посты:

Посмотрите на дизайн ZedBoard

+

Берем плату OpenRex

Дело в том что люди которые делали эти платы в псб дизайне кое-что смыслят, и х**ню с важным видом на форуме не заявляют . Вы же, повторюсь, даже доки того же ксайлинкса изучить не сподобились.

А вне БГА у меня зазоров меньше 0.225 и нет.

Есть и много меньше 0.2, притом на разных слоях

Невозможно соблюсти их на 100%

Можно А в вашей плате и подавно.

а вы меня за этот компромисс отчитываете

То что вы называете компромиссом на самом деле характеризуется словом "грязь".