SystemVerilog arrays. Опции

[Sergiysss]

Наболело пару вопросов по работе с массивами в SystemVerilog:
1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0];
2) Можно ли передавать значения массивов между модулями без использования структур:
Насколько я понял действия такие:
A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции)
Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки.
Тут возникает вопрос: какие есть способы это сделать?
Заранее спасибо.

[Mad_max]

SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко.

Там фсе написано, о чем Вы спрашиваете.

[Realking]

Наболело пару вопросов по работе с массивами в SystemVerilog:
1) Есть ли разница при синтезе между упакованным двумерным массивом и неупакованным массивом? К примеру logic [31:0] ar1 [256:0] и logic [256:0][31:0];
2) Можно ли передавать значения массивов между модулями без использования структур:
Насколько я понял действия такие:
A) Упакованный массив можно использовать как порт модуля ( output logic [255:0][39:0] outstd). Все верно? (при этом возникает лично у меня warning при компиляции)
Неупакованный массив нельзя использовать как порт модуля, значение массива можно передать путем его упаковки.
Тут возникает вопрос: какие есть способы это сделать?
Заранее спасибо.

Неупакованный массив можно использовать как порт модуля
главное включить файл в проект

[Sergiysss]

SystemVerilog For Design Second Edition "A Guide to Using SystemVerilog for Hardware Design and Modeling" by Stuart Sutherland и ко.

Там фсе написано, о чем Вы спрашиваете.

Спасибо!