|
|
|
Разводка питания Cyclon 3 - 1.2В, 2.5В, 3.3В + PLL |
|
|
|
May 14 2012, 15:38
|
Знающий
Группа: Участник
Сообщений: 998
Регистрация: 27-08-08
Пользователь №: 39 850
|
Нашел немнго информации. Может кто тоже ищет http://electronix.ru/forum/index.php?showtopic=98934Хотя п-образные площадки можно наверное делать и с обратной стороны. Тогда фильтра цеплять можно прямо на них. А под ПЛИС можно расположить площадку GND. Попробую так. Если дело пойдет, выставлю на суд. Пока непонятно с PLL. Внимательно просмотрел схему DE0 board от Terasic. Питание всех 4_х PLL заведено непосредственно от 1.2 В. Насколько это корректно? Может поставить разделительный дроссель?
|
|
|
|
|
May 14 2012, 16:04
|
Частый гость
Группа: Свой
Сообщений: 129
Регистрация: 28-09-10
Из: Москва
Пользователь №: 59 793
|
Цитата(Acvarif @ May 14 2012, 19:38) Пока непонятно с PLL. Внимательно просмотрел схему DE0 board от Terasic. Питание всех 4_х PLL заведено непосредственно от 1.2 В. Насколько это корректно? Так лучше не делать. Производитель рекомендует через дроссель. Я делаю вообще от отдельного линейного стабилизатора. Обсуждалось неоднократно и много. http://electronix.ru/forum/index.php?showtopic=1356
|
|
|
|
|
May 14 2012, 16:20
|
Знающий
Группа: Свой
Сообщений: 781
Регистрация: 3-10-04
Из: Санкт-Петербург
Пользователь №: 768
|
Цитата(Acvarif @ May 14 2012, 18:38) Нашел немнго информации. Может кто тоже ищет http://electronix.ru/forum/index.php?showtopic=98934Хотя п-образные площадки можно наверное делать и с обратной стороны. Тогда фильтра цеплять можно прямо на них. А под ПЛИС можно расположить площадку GND. Попробую так. Если дело пойдет, выставлю на суд. Пока непонятно с PLL. Внимательно просмотрел схему DE0 board от Terasic. Питание всех 4_х PLL заведено непосредственно от 1.2 В. Насколько это корректно? Может поставить разделительный дроссель? Разводил когда-то давно Циклон 1 в TQFP144 на двух слоях, как раз земляной полигон под ним разместил. Питания +1.5 и +3.3, ПЛЛ через дроссель. Разводка получилась так себе, а переделывать времени не было, да и плата была не скоростная. Смотрите сами.
|
|
|
|
|
May 14 2012, 16:42
|
Знающий
Группа: Участник
Сообщений: 998
Регистрация: 27-08-08
Пользователь №: 39 850
|
Цитата(Tiro @ May 14 2012, 19:20) Разводил когда-то давно Циклон 1 в TQFP144 на двух слоях, как раз земляной полигон под ним разместил. Питания +1.5 и +3.3, ПЛЛ через дроссель. Разводка получилась так себе, а переделывать времени не было, да и плата была не скоростная. Смотрите сами. Спасибо. Цитата Так лучше не делать. Производитель рекомендует через дроссель. Я делаю вообще от отдельного линейного стабилизатора. Обсуждалось неоднократно и много. http://electronix.ru/forum/index.php?showtopic=1356Спасибо. Почитал. Хорошая тема. Но пока окончательно не понял про PLL. Как уже упоминал - DE0 сделано так. 1.2 подано непсредственно на VCCD_PLL, 2.5 подано непосредственно на VCCA. Как запитать VCCD_PLL и VCCA с применением например ферритовой бусинки типа blm21pg331sn1b? У бусины максимальный ток 0.5 А. Я так понимаю 2.5 оставляется как есть, а 1.2 подается на VCCD_PLL через дроссель? Какой примерно ток потребляет PLL?
Сообщение отредактировал Acvarif - May 14 2012, 16:43
|
|
|
|
|
May 15 2012, 21:55
|
Знающий
Группа: Свой
Сообщений: 781
Регистрация: 3-10-04
Из: Санкт-Петербург
Пользователь №: 768
|
Цитата(dxp @ May 15 2012, 13:13) PLL не очень много потребляет - десятки мА по аналогу и единицы мА по цифре. Цифру можно запитать от 1.2В ядра, но через ферритовую бусину (не дроссель!). И ещё Альтера рекомендует ставить там электролит большой ёмкости для подавления паразитных резонансных пиков. Мы ставим. Обсуждений было много, но вопросы остались. Мои личные. Первый. Какая собственная добротность у ферритовой бусины? А у LC фильтра, учитывая потери на ВЧ в линейке конденсаторов? Второй. Рекомендации Альтеры по топологии печатных плат различаются для разных поколений микросхем даже в линейке Циклонов. Так и будем дизайн от Циклонов первых на третьи тащить? По руководствам похоже, что альтеровцы хорошо поработали над дизайном PLL в старших поколениях и стало все попроще.
|
|
|
|
|
May 16 2012, 06:34
|
Знающий
Группа: Участник
Сообщений: 998
Регистрация: 27-08-08
Пользователь №: 39 850
|
Цитата PLL не очень много потребляет - десятки мА по аналогу и единицы мА по цифре. Цифру можно запитать от 1.2В ядра, но через ферритовую бусину (не дроссель!). И ещё Альтера рекомендует ставить там электролит большой ёмкости для подавления паразитных резонансных пиков. Мы ставим. Спасибо. Не совсем в тему... еще небольшая загвоздка. К Циклону 3 пытаюсь прицепить SDRAM (166 мГц). Можно ли развести шину данных (16 бит) по разным банкам? Или лучше шину адреса развести по разным банкам, а данные оставить в одном банке (в одном банке все не помещается)? И вообще может-ли както сказываться на работу SDRAM разводка ee сигналов по разным банкам Циклона?
|
|
|
|
|
May 16 2012, 07:16
|
Местный
Группа: Свой
Сообщений: 249
Регистрация: 3-04-11
Из: .
Пользователь №: 64 084
|
Цитата(Tiro @ May 16 2012, 00:55) Обсуждений было много, но вопросы остались. Мои личные. Первый. Какая собственная добротность у ферритовой бусины? А у LC фильтра, учитывая потери на ВЧ в линейке конденсаторов? Второй. Рекомендации Альтеры по топологии печатных плат различаются для разных поколений микросхем даже в линейке Циклонов. Так и будем дизайн от Циклонов первых на третьи тащить? По руководствам похоже, что альтеровцы хорошо поработали над дизайном PLL в старших поколениях и стало все попроще. Ферритовая бусина это не резонансный, а диссипативный элемент. Функция ферритовой бусины поглощать ВЧ составляющие токов и рассеивать. Эквивалентная схема - индуктивность с последовательным сопротивлением зависящим от частоты. Собственно феррит и является диссипативным элементом, который поглощает и рассеивает ВЧ составляющие токов. А высокодобротный LC фильтр по питанию в быстрых цифровых устройствах может только проблем создать. По питанию желательно иметь апериодический фильтр (последовательный LCR контур) и желательно с ro = SQRT(L/C) как можно меньшим. Короткий импульс тока может привести к переходному процессу "звону" со значительными выбросами в цепи питания. Добротность ферритовой бусины выше 1 это ее отрицательное качество. Я иногда ставлю последовательно с ферритовой бусиной сопротивление от 1 до 10 Ом (для компонентов с Z(100МГц)>1000 ом) если постоянный ток до 50мА. Цитата(Acvarif @ May 16 2012, 09:34) Спасибо.
Не совсем в тему... еще небольшая загвоздка. К Циклону 3 пытаюсь прицепить SDRAM (166 мГц). Можно ли развести шину данных (16 бит) по разным банкам? Или лучше шину адреса развести по разным банкам, а данные оставить в одном банке (в одном банке все не помещается)? И вообще может-ли както сказываться на работу SDRAM разводка ee сигналов по разным банкам Циклона? А SDRAM какая SDR/DDR? Если обычная SDR то разницы никакой, можно и разные банки использовать. Если DDR, то там специально назначенные для этого IO с внутренними DDR регистрами. Главное чтобы внутри ПЛИС все развелось с учетом временных ограничений.
Сообщение отредактировал jks - May 16 2012, 07:00
|
|
|
|
|
May 16 2012, 08:34
|
Местный
Группа: Свой
Сообщений: 249
Регистрация: 3-04-11
Из: .
Пользователь №: 64 084
|
Цитата(Acvarif @ May 16 2012, 10:34) Типа Samsung K4S511632B-UL75 или Zentel A3V64S40FTP. Похоже что это обычная SDR на 133МГц. В таком случае можно на любые свободные пины кидать и адреса и данные. Главное чтобы питание на IO банках было 3.0 - 3.3В.
|
|
|
|
|
May 16 2012, 13:46
|
Adept
Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343
|
QUOTE (Tiro @ May 16 2012, 04:55) Обсуждений было много, но вопросы остались. Много обсуждений не помню, про бусину и её паразитные побочные эффекты помню ровно одно обсуждение, в котором сам участвовал. QUOTE (Tiro @ May 16 2012, 04:55) Первый. Какая собственная добротность у ферритовой бусины? А у LC фильтра, учитывая потери на ВЧ в линейке конденсаторов? Про бусину уже рассказали. Дополню, что диссипативным элементом она становится на относительно высоких частотах - выше приблизительно 10 МГц, а ниже этой величины импеданс бусины носит существенно индуктивный характер, что порождает паразитные контура с развязывающими конденсаторами в сети питания. Поэтому для подавления этих резонансных пиков и применяют электролит (тантал) большой ёмкости. QUOTE (Tiro @ May 16 2012, 04:55) Второй. Рекомендации Альтеры по топологии печатных плат различаются для разных поколений микросхем даже в линейке Циклонов. Так и будем дизайн от Циклонов первых на третьи тащить? По руководствам похоже, что альтеровцы хорошо поработали над дизайном PLL в старших поколениях и стало все попроще. Возможности PLL стали шире, требования к качеству питания тоже стали выше. То, что я говорил выше, это относилось именно к Cyclone III, и именно в его databook'е приводится вышеуказанная рекомендация (для Cyclone и Cyclone II и близко ничего подобного не было). Увидев там по цепи цифрового питания здоровенную ёмкость, я заинтересовался и стал копать. Было поднято обсуждение тут на форуме (ссылку искать лень), в процессе которого и было выяснено влияние индуктивности ферритвой бусины в НЧ области и метод её нивилирования.
--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
|
|
|
|
|
May 17 2012, 05:31
|
Знающий
Группа: Участник
Сообщений: 998
Регистрация: 27-08-08
Пользователь №: 39 850
|
Цитата(dxp @ May 16 2012, 16:46) Про бусину уже рассказали. Дополню, что диссипативным элементом она становится на относительно высоких частотах - выше приблизительно 10 МГц, а ниже этой величины импеданс бусины носит существенно индуктивный характер, что порождает паразитные контура с развязывающими конденсаторами в сети питания. Поэтому для подавления этих резонансных пиков и применяют электролит (тантал) большой ёмкости. Хотя в боардах которые мне встречались (например LDM, DE0) 1.2 PLL питается от от ядра. Бусинки там нет и кондеры стоят обычные 0.1 и 10 я все же на всякий случай бусину в плату забил. Потом можно будет ее перемкнуть и хотя бы косвенно посмотреть в чем разница. Предполагается работа Nios на 150 мГц. Остался вопрос какую ставить бусину (типа blm21pg221sn1b) и какой кондер большой емкости?
Сообщение отредактировал Acvarif - May 17 2012, 05:42
|
|
|
|
|
May 17 2012, 12:36
|
Знающий
Группа: Участник
Сообщений: 998
Регистрация: 27-08-08
Пользователь №: 39 850
|
Поскольку эта тема изначально открыта по поводу разводки питания Цклона то вот что пока получилось:
Питание развелось неплохо. Рамки питания (1.2, 1.2PLL, 3.3, 2.5 ) расположил в TOP, общий и фильтра в Bottom. Мне кажется такой вариант оптимальным в части подводки питания, подводки общего к ПЛИС и места для фильтров и некоторых подтягивающих резисторов (все расположено в Bottom) От самой большой микросхемы к маленькой - Циклон 3 (240 ног), SDRAM, конфигурационнная ПЗУ Оцените пожалуйста. И всеравно есть некоторые непонятности. 1. Не далеко-ли расположен разъем JTAJ от ПЛИС (длина проводов ~50 мм)? Будет ли он работать на таком расстоянии? 2. Не далеко-ли от ПЛИС находится конфигурационная ПЗУ (~35 мм)?
Сообщение отредактировал Acvarif - May 17 2012, 12:41
|
|
|
|
|
|
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|