Долго думал в какую тему определить сообщение и мне кажется эта самая подходящая.
Итак, используемая схема тактирования кластера из нескольких DSP процессоров: PLL(генератор тактового сигнала) -> разветвитель/буфер(без skew programming) => DSPi, где i=1,..,4.
так уж вышло, что несколько клоков разведены по top, остальные частично проходят по разным внутренним слоям (int1 и int2), т.е. время распространения сигнала в таких дорожках разное. поэтому в CES я выравниванию линии не по длине, а по задержке. Частота тактирования кластера 80 MHz, т.е. период одного импульса клока 125 ns.
1) как выбрать допуск (в ns/ps) при выравнивании задержек тактового сигнала заданной частоты?
2) примерные параметры ПО (R,L,C) можно определить, экспортировав проект в HyperLynx->View_Via_Properties.
2.1) Правильно ли я понимаю, что общая емкость ПО есть сумма емкостей контактных площадок via на входном и выходном слоях (Спо = 12fF+17fF = 29fF)?
2.2) Как найти индуктивность ПО? (в HyperLynx->View_Via_Properties не нашел)
2.3) В Expedition Setup->Setup Parameters->Via Definitions можно указать R,L,C,Delay для целого ПО. А как задать параметры для перехода со слоя на слой? напомню, что клоки разведены через via одного типа, но на разных внутренних слоях, один ныряет на слой int1, другой на int2, следовательно параметры виасов будут разные. Можно ли задать свою задержку для ПО одного типа в зависимотси от того, на каком слое выходит цепь?
Остро интересует ответ на вопрос 1)! есть ли вообще смысл выравнивать для такой частоты клока? Сейчас длины выравнены, задержки без учета виасов 0,64..0,71 ns. Экспортировал из HyperLynx статистику по выбранным цепям (там расчет задержки с учетом ПО - задержка отличается на 0,1 ns максимум от expedition). Спасибо за внимание.
Сообщение отредактировал kappafrom - Nov 26 2014, 11:24
Эскизы прикрепленных изображений