Цитата(scifi @ Jun 29 2017, 16:01)
Не знаю, что за чип, но, судя по коду, частота на выходе PLL должна быть в пределах 180...360 МГц.
Если нужно меньше, должен быть способ поделить эту частоту после PLL. Опять же, не знаю, что за чип, и есть ли там такая возможность.
формула такая
PLL out = (((CLKIN/PRDIV) x VDIV) / 2)
но почему 180000000? максимальная частота камня 120000000
чтобы получить 120 мега я делаю
#define CLKIN 50000000
#define PRDIV 5
#define VDIV 24
но если я хочу уменьшить наполовину я влетаю в ограничения.
то есть исходя из if ((pll_freq < 180000000) || (pll_freq > 360000000)) {return 0x45;} минимальный PLL out будет 180000000/2=90000000 так что ли ?
Сообщение отредактировал Jenya7 - Jun 29 2017, 11:57