RISC-V, Полностью открытый МК Опции

[ataradov]

Опять сегодня спамил меня этот RISC-V

RISC-V - это архитектура, она не может спамить.

Оказывается RISC-V это не процессор, а просто тупой набор команд!

И? ARM - это тоже не процессор, а набор команд.

И реально общих и гарантированных команд там все таки 50, а остальное это фантазии и опции.

На текущий момент, но фантазии и опции будут стандартизированы. Это тоже самое что было с со-процессорами на ранних АРМ. А потом самое полезное (SIMD и FPU) запихнули в основной набор команд.

ибо опенсорсные поделки точно никто не будет юзать.

Спорное утверждение. В этом тут вся и идея - есть одно вылизанное ядро, не требующее лицензии. И проект в начале топика - это один из первых шагов на пути к вылизыванию.

[AlexandrY]

RISC-V - это архитектура, она не может спамить.

Спорное утверждение. В этом тут вся и идея - есть одно вылизанное ядро, не требующее лицензии. И проект в начале топика - это один из первых шагов на пути к вылизыванию.

Есчо раз. RISC-V - не архитектура, а просто ISA и больше ничего!

И какое это опенсорсное ядро может быть вылезанное если нормальный дебаг только эти парни из UltraSoC туда всунут и слупят за это будь здоров.
А без дебага вы это только студентам сбагрите.

[Shivers]

Поддержу - опен сорс никто использовать не будет, поскольку нет саппорта. Это как линукс - есть бесплатный, а есть с платной подпиской, где авторы отвечают своими деньгами за качестве продукта. Никто в здравом уме в железо не поставит опенсорс блок: слишком велики риски, которые в нормальной ситуации делятся с поставщиками айпи, а в случае опенсорса никто ни за что не отвечает. Опенсорс хорош для софта, когда если облажался, то быстренько накатил патч, извинился, и все забыли. В железе стоимость одного только запуска исчисляется сотнями тысяч долларов - извинения никто не примет, за ошибку придется платить из собственного кармана.

[Shivers]

Наткнулся на такую статью http://www.eejournal.com/archives/articles...crosemi-risc-v/

Now, Microsemi is introducing support for the new RISC-V open processor architecture in their Igloo2, SmartFusion2, and RTG4 product lines

Похоже я был не прав, говоря о бесполезности опен сорс ядер. В ПЛИС может и взлететь за счет массовости.
Очень понравился этот кусок, к вопросу об архитектуре и ISA:

It’s important to understand that RISC-V is not a processor, or even a processor architecture (unlike ARM’s offerings, for example). RISC-V is an open instruction set architecture (ISA) defined by the RISC-V foundation (of which Microsemi is a founding member). The ISA was officially frozen ”forever” in 2014, so if you write software for RISC-V today, it should run on RISC-V for eternity without the risk of requiring a port to a newer version of the architecture.

[ataradov]

Еще один живой чип https://www.crowdsupply.com/sifive/hifive1 с открытыми исходниками. Поддерживаемые расширения:

* RV32I Base Integer Instruction Set, Version 2.0
* “M” Standard Extension for Integer Multiplication and Division, Version 2.0
* “A” Standard Extension for Atomic Instructions, Version 2.0
* “C” Standard Extension for Compressed Instructions, Version 1.9
* RISC-V Privileged ISA Specification, Version 1.9.1
* RISC-V External Debug Support, Version 0.11

[Shivers]

Еще один живой чип

Это все то же ядро Rocket-chip из Беркели, с инструкциями RISC-V и продвинутыми кэшами. Исходники открыты, но кто умеет писать на CHISEL? Чтобы это ядро пощупать, нужно ждать, когда его кто нибудь портирует на более привычный HDL. Хорошо ребята зашифровались, нечего сказать.

[ataradov]

Это все то же ядро Rocket-chip из Беркели, с инструкциями RISC-V и продвинутыми кэшами.

Ну так в этом вся идея - для реальных чипов использовать стандартное ядро со своей периферией. Не думаю, что это плохо.

Для практических целей без разницы (в пределах новых багов, конечно) кто делает ядро.

Выбор языка - странный, но лучше работающие вещи на странных языках, чем бесконечные поделки на нормальных.

[Shivers]

Я это к тому, что ядро - всего одно пока, а чип по ссылке - один из тех 15, о которых написано на сайте risc-v.org Других ядер видимо пока нет.
Что касается CHISEL, то я так и не понял - какие синтезаторы его поддерживают?

А вот объяснения авторов о выборе языка https://www.quora.com/What-exactly-is-the-p...e-pros-and-cons

[jorikdima]

Поддержу - опен сорс никто использовать не будет, поскольку нет саппорта. Это как линукс - есть бесплатный, а есть с платной подпиской, где авторы отвечают своими деньгами за качестве продукта. Никто в здравом уме в железо не поставит опенсорс блок: слишком велики риски, которые в нормальной ситуации делятся с поставщиками айпи, а в случае опенсорса никто ни за что не отвечает. Опенсорс хорош для софта, когда если облажался, то быстренько накатил патч, извинился, и все забыли. В железе стоимость одного только запуска исчисляется сотнями тысяч долларов - извинения никто не примет, за ошибку придется платить из собственного кармана.

Ставят ставят. В том числе очень крупные компании на крупных проектах. Иногда дорабатывают сами, иногда нет.
А что такого поставить опенсорс процессор. Его что оттестировать нельзя? Его куда проще оттестировать чем большой софт.

[Lerk]

Я это к тому, что ядро - всего одно пока, а чип по ссылке - один из тех 15, о которых написано на сайте risc-v.org Других ядер видимо пока нет.

10:15am SCRx: a family of state-of-the art RISC-V synthesizable cores Alexander Redkin, Syntacore

Одно из этих ядер уже есть в кремнии.

С лайв-блога воркшопа(http://www.lowrisc.org/blog/2016/11/fifth-risc-v-workshop-day-two/):

<h2 id="scrx-a-family-of-state-of-the-art-risc-v-synthesizable-cores-alexander-redkin:529e3037a37627249629f6513082618e">SCRx: a family of state-of-the art RISC-V synthesizable cores: Alexander Redkin</h2>

• Syntacore develops and licenses energy-efficient programmable cores implementing the RISC-V ISA
• SCRx is the family of RISC-V implementations, now available for evaluation. Each core can be extended and customised
• The smallest core, SCR1 is less than 20kgates in a basic untethered configuration.
• SCR3 is a high-performance MCU core with up to 1.7DMIPS/MHz, 3.16CoreMark/MHz.
• SCR4 is an MCU core with a high-performance FPU.
• SCR5 is an efficient mid-range embedded core. Full MMU with Linux support. 1GHz+ at 28nm, and 1.5+DMIPS/MHz per core.
• In the near term, want to support the latest privileged spec, adding trace debug

[jcxz]

А что такого поставить опенсорс процессор. Его что оттестировать нельзя? Его куда проще оттестировать чем большой софт.

Если-б это было так, не было бы еррат на МК...
А так - получается, что даже во вдоль и поперёк вроде известном Cortex-ядре умудряются сделать ошибки, не выявленные даже на стадии тестирования... что уж говорить о проприетарных поделиях, подумать страшно какая там будет еррата.....

[lexx]

А так - получается, что даже во вдоль и поперёк вроде известном Cortex-ядре умудряются сделать ошибки, не выявленные даже на стадии тестирования... что уж говорить о проприетарных поделиях, подумать страшно какая там будет еррата.....

Часто все это работает на ограниченной прошивке, если критичных багов нет и никому больше к нему доступа не давать, то почему и нет. Иногда просто нужен мелкий процессор для управления железом, проблема конечно, но если новая ревизия очень критична, то даже и не знаю

Насколько сильно это отличается от openrisc, который уже известен лет 10

[Raven]

Думаю, в скором времени многие компании из RISC-V сообщества выложат свои младшие модели в открытый доступ. Это в духе riscv.org и современного взгляда на маркетинг. Пример: PULPino - микроконтроллер из PULP-семейства. Он уже вроде как должен быть доступен в public domain'е.

[Shivers]

Нашел исходники какого то простенького ядра risc-v на верилоге https://github.com/ucb-bar/vscale Но так почитал, оказывается Chisel вполне себе HDL язык, поскольку существует транслятор в верилог. Т.е. гипотетически можно взять открытые сорцы rocket-chip на Chisel и прошить их в ПЛИС.

А тем временем выложили слайды с конференции 5th RISC-V Workshop https://riscv.org/2016/12/5th-risc-v-workshop-proceedings/

[Shivers]

Наверное всем будет интересно: оказывается, RISC-V делают и в РФ, причем давно.
Кремниевое отделение Тэкон изготовило один SoC с 32-х разрядным ядром RISC-V, а сейчас разрабатывает и 4-х ядерную версию. Процессоры предназначены, я так понимаю, для внутренних нужд Тэкон (АСУ). Было бы интересно услышать от самого Тэкона, что за процессорные ядра у них - купленные, скачанные из интернета, или сами разрабатывали.