Цитата(Yuri Potapoff @ Dec 12 2012, 16:38)
....
символ не берется из библиотеки, а создается по файлу распиновки из альдека
....
ок, получили распиновку из альдека
хотя смутно представляю как в альдеке предусмотреть раскладку шины под будущую разводку на плате
да ладно, как говорится вернемся к нашим баранам
кратко основные шаги в IOD:
1.выбрал FPGA из базы рис. Symbol_Xilinx
2.руками набил сигналы (или импорт) - раскидал сигналы по pin (рис. Signal-Pin)
уже в данном процессе проводится ручная оптимизация раскладки сигналов по пинам.
при не достаточном кол-ве пинов с фунцией IO из свободных пинов с другим типом например Clock/Diff/IO выставляется IO
указываю эквивалентность в каждом банке и в целом по всей FPGA
3.сгенерил символ (мне нравится функциональный, удобно работать с ним) рис. Symbol_FPGA
4.после экспорта символа в схему и далее в плату возможно сделать импорт размещения элементов на плате в IOD для проведения процесса "распутывания" цепей
т.е. выделяется шина и выбирается процесс "распутывания" цепей и получется примерно так рис. Optima
далее update или повторная генерация символа и экспорт в схему
P.S. просто у меня маленький раслабон на пару дней и решил расширить кругозор
Эскизы прикрепленных изображений