FMC122P - PCI Express v3.0 x16, Хочу похвастаться Опции

[Bios71]

Приветствую!
Это не память выделяется а только адресное пространство!

Вот чтото такое у меня вертелось в мыслях, но не кому было "разжеать".
Получается что при 4Гиг памяти и выделении БИОСом под запрос 512мб "адресов" для внешней видюхи, в системе имеем 4.5 Гб?

Да и ведут себя так только "неправильные" биосы - Был у меня знатный гемор с убитием материнок при попытке выделить 2..4 ГБ для BAR на PCIe устройстве.

к сожалению архитектура биоса такова, что изначально "резервируется" под все ROMы "выделения" какойто кусок, например 256Мб
в процессе энумерации "внезапно" выясняется, что трэба на 20 Мб больше, делаем пометку "надо больше 256" и ресетимся
и при следующей загрузке выделяем уже 512 Мб , и так по кругу, если не упираемся в предел, который на десктопах/ноутбуках около Гига.

На "правильных" биосах в серверах все нормально выделяется.

Удачи! Rob.

а вот их специально затачивают под эти ситуации...

Сообщение отредактировал Bios71 - Sep 28 2018, 10:53

[dsmv]

к сожалению архитектура биоса такова, что изначально "резервируется" под все ROMы "выделения" какойто кусок, например 256Мб
в процессе энумерации "внезапно" выясняется, что трэба на 20 Мб больше, делаем пометку "надо больше 256" и ресетимся
и при следующей загрузке выделяем уже 512 Мб , и так по кругу, если не упираемся в предел, который на десктопах/ноутбуках около Гига.

А некоторые просто не выделяют память и в итоге плата не работает.

[Bios71]

А некоторые просто не выделяют память и в итоге плата не работает.

любой случай можно разобрать и докапаться до истины, но в массовом сегменте увы ни кто разбираться не будет "продается, и ладно"(с)

вон, чипсеты уже давно поддерживают ужатие адресного пространства PCIe с 256 до 128 и даже 64/32 шин
в результате физ.адреса не теряются, и уверяю вас клиенты этим пользуются. Потому как не для балды придумано, а с целью экономии.

Хотя редко кому, но и 150-190 в адресации PCI шин требуются.

[RobFPGA]

Приветствую!

Вот чтото такое у меня вертелось в мыслях, но не кому было "разжеать".
Получается что при 4Гиг памяти и выделении БИОСом под запрос 512мб "адресов" для внешней видюхи, в системе имеем 4.5 Гб?

Ну все зависит от типа процессора - теоритически у x86 можем имеем ~2^64 физ адресов ( 4GB * 4GB )

к сожалению архитектура биоса такова, что изначально "резервируется" под все ROMы "выделения" какойто кусок, например 256Мб
в процессе энумерации "внезапно" выясняется, что трэба на 20 Мб больше, делаем пометку "надо больше 256" и ресетимся
и при следующей загрузке выделяем уже 512 Мб , и так по кругу, если не упираемся в предел, который на десктопах/ноутбуках около Гига.

Что то вы тут мудрите - при enumeration на PCIe сразу видно какой диапазон адресов хочет соответствующий BAR на устройстве - не надо ничего подбирать. К тому же ни кто не мешает выделить для BAR адреса > 4GB имея при этом системную памяти < 4GB. Это разные диапазоны адресов!

а вот их специально затачивают под эти ситуации...

Нет - их просто делают "как правильно" - не экономят

Удачи! Rob.

[Bios71]

Что то вы тут мудрите - при enumeration на PCIe сразу видно какой диапазон адресов хочет соответствующий BAR на устройстве - не надо ничего подбирать.

а как узнать/предугадать сколько таких "желающих" висит на конкретной шине и на остальных 120ти шинах?
один хочет 4 кб, другой-пятрнадцатый 32мб шестнадцатый 256Мб, и выделять надо не сильно плодя "окна" между выделенными участками?

[blackfin]

а как узнать/предугадать сколько таких "желающих" висит на конкретной шине и на остальных 120ти шинах?
один хочет 4 кб, другой-пятнадцатый 32мб шестнадцатый 256Мб, и выделять надо не сильно плодя "окна" между выделенными участками?

Пишут в BAR 0xFFFFFFFF.. Потом читают из BAR'а.. Потом выясняют, сколько младших битов в BAR'e равны нулю.. ЕМНИП..

[Bios71]

Пишут в[ одно самое главное PCI устройство]BAR 0xFFFFFFFF.. Потом читают из BAR'а..[ одного самого главного PCI устройства] Потом выясняют, сколько младших битов в BAR'e равны нулю..[ у единственого и самого главного PCI устройства] ЕМНИП..

а все остальные сорок PCI устройств идут строем нахер, потому как [ одно самое главное PCI устройство] уже ОБСЛУЖЕНО!

[blackfin]

а все остальные сорок PCI устройств идут строем нахер, потому как [ одно самое главное PCI устройство] уже ОБСЛУЖЕНО!

С чего это вдруг? PCIe отродясь является интерфейсом точка-точка, а потому bridge и Root Complex всегда могут читать и писать в config-space каждого устройства без всяких коллизий с остальными сорока устройствами. На уровне ОСи это делается через CAM/ECAM (См. Главу 7 PCIe 3.0 specs)

[RobFPGA]

Приветствую!

а все остальные сорок PCI устройств идут строем нахер, потому как [ одно самое главное PCI устройство] уже ОБСЛУЖЕНО!

Теперь понятно почему Biosы такие корявые
При энумерации шины сначала получают хотелки для всех BAR всех endpoint устройств.
Распределяют эти хотелки в наличные адреса и только потом программируют BARы на распределенные диапазоны адресов.
При сложной структуре шины со многими сегментами это все делается иерархически от дальних endpoind к root-complex.

Удачи! Rob.

[Flood]

У конкурентов похожие платы уже есть - там один или два QSFP, PCIe, память.

Последние новости с зарубежных фронтов просто какие-то фантасмагорические.
PCIe x16 плата c 2 x QSFP28 и 4 x DDR4 на VU9P-L2E - от $3500 до $4995.
Похожая плата c 4 x QSFP28 и 2 x DDR4 (от Bittware) на VU13P (!) - $5750.

[dsmv]

Последние новости с зарубежных фронтов просто какие-то фантасмагорические.
PCIe x16 плата c 2 x QSFP28 и 4 x DDR4 на VU9P-L2E - от $3500 до $4995.
Похожая плата c 4 x QSFP28 и 2 x DDR4 (от Bittware) на VU13P (!) - $5750.

Но на их пути стоит таможня.

А вот это 2 x QSFP28 и 4 x DDR4 на VU9P-L2E случайно не VCU1525 ? Здесь по акции она около $7000