Загрузка Kintex Ultrascale, Проблемы с загрузкой Опции

[Anton1990]

Всем привет.

Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения?
И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны?
Заранее спасибо за ответы.

[jojo]

Всем привет.

Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения?
И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны?
Заранее спасибо за ответы.

Такая ситуация бывает с ПЛИС, взятых на Малой Арнаутской. Хотя причина может быть не в этом.

[serj1979]

Всем привет.

Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения?
И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны?
Заранее спасибо за ответы.

Хм... действительно возможен контрафакт, Ваш поставщик значится в списке официальных поставщиков Xilinx?
Если брали не у него, то Xilinx претензии не принимает...
https://www.xilinx.com/about/contact/author...stributors.html

Если с этим всё "чики чики" (ну или не "чики чики", но работать надо), я бы перешёл к проекту, там всё ОК? Гонок, проблем с тактированием и т.п. "нехорошести" нет?
В конце концов можно сделать "кастрированный" (частоту понизить) проект который занимается исключительно обслуживанием проблемного контакта, т.е.
понять наверняка "железо" или нет...

P.S. С температурой ситуация не меняется (прогрев)? Если меняется то скорее всего, он самый контрафакт...
P.P.S. Да ещё, плата от "производителя" или собственное творчество? Я в том плане, земля/питание/топология и т.п. теоретически тоже могут влиять на стабильность работы...

Сообщение отредактировал serj1979 - Sep 20 2018, 05:32

[vladec]

P.P.S. Да ещё, плата от "производителя" или собственное творчество? Я в том плане, земля/питание/топология и т.п. теоретически тоже могут влиять на стабильность работы...

К этому бы добавил особенно возможные ошибки в прошивке, приводящие к подкорачиванию на внешних контактах, в этих случаях ПЛИС грузится, а потом отваливается или глючит непредсказуемым образом.

[Anton1990]

Хм... действительно возможен контрафакт, Ваш поставщик значится в списке официальных поставщиков Xilinx?
Если брали не у него, то Xilinx претензии не принимает...
https://www.xilinx.com/about/contact/author...stributors.html

Если с этим всё "чики чики" (ну или не "чики чики", но работать надо), я бы перешёл к проекту, там всё ОК? Гонок, проблем с тактированием и т.п. "нехорошести" нет?
В конце концов можно сделать "кастрированный" (частоту понизить) проект который занимается исключительно обслуживанием проблемного контакта, т.е.
понять наверняка "железо" или нет...

P.S. С температурой ситуация не меняется (прогрев)? Если меняется то скорее всего, он самый контрафакт...
P.P.S. Да ещё, плата от "производителя" или собственное творчество? Я в том плане, земля/питание/топология и т.п. теоретически тоже могут влиять на стабильность работы...

Куплена по принципу где дешевле. Наскока я знаю цена была в несколько раз ниже ожидаемой (при том что кристалл с скоростным индексом -3).
В проекте все ок. Тактовая частота приходит в проект в котором на ней считается счетчик, который я наблюдаю. Счетчик бежит значит частота есть, не бежит - значит частоты нет (но она всегда есть на пине если смотреть осциллографом). Такие дела происходят на любой частоте вплоть до 10 МГц.
Плата собственного производства, но она же все-таки работает, хоть иногда. Если проект загрузился и частота присутствует, то она уже не пропадает, до следующей перезагрузки. Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.

[jojo]

Я бы купил у нормального поставщика и сравнил. Левая ПЛИС у вас.

[Flood]

Не понимаю, что такое "левая ПЛИС"? В Китае вручную сделана? Ночью сверх плана выпущена?

Понимаю, если коробочка от ПЛИС, а внутри обломки кристалла. Но она же у автора определяется как надо, да еще и стартует.
Остаются два варианта - перемаркировка с плохого спидгрейда на -3 (это вроде ловится через сайт производителя, да и в проекте можно занизить) или битый чип. Но битый чип вряд-ли будет вести себя настолько загадочно. У него или ножка отгорит (что скорее всего мультиметром ловится), или вообще конфигурация не запустится.

Я бы лучше уточнил, что значит "внутри проекта сигнала нет". А что есть вместо него? И в какой момент в проекте этот сигнал смотрится? Сразу на ножке, или после тактирования, стробирования, или чего-то еще?
С аппаратной стороны стоит мультиметром проверить отсутствие экзотики на проблемном пине относительно аналогичных соседей.

Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.

Если это lvds, то на обоих пинах сигнал есть? Терминирование внутреннее или внешнее? Средняя точка на своем месте?

Если не секрет, какой корпус и во сколько обошелся чип?

[serj1979]

Не понимаю, что такое "левая ПЛИС"? В Китае вручную сделана? Ночью сверх плана выпущена?

Понимаю, если коробочка от ПЛИС, а внутри обломки кристалла. Но она же у автора определяется как надо, да еще и стартует.
Остаются два варианта - перемаркировка с плохого спидгрейда на -3 (это вроде ловится через сайт производителя, да и в проекте можно занизить) или битый чип. Но битый чип вряд-ли будет вести себя настолько загадочно. У него или ножка отгорит (что скорее всего мультиметром ловится), или вообще конфигурация не запустится.

Насчёт контрафакта, вот неплохая статья:
http://icrniies.com/files/examples/9/example1.pdf

А вот позиция Xilinx по "предъявам" что ПЛИС левая (на примере XC4000):
https://www.xilinx.com/support/answers/33557.html

Кстати на форуме xilinx довольно много схожих тем: "мол купил ПЛИС, она зараза не работает как надо проверьте может левая", ответ на них см. выше.

Куплена по принципу где дешевле. Наскока я знаю цена была в несколько раз ниже ожидаемой (при том что кристалл с скоростным индексом -3).
В проекте все ок. Тактовая частота приходит в проект в котором на ней считается счетчик, который я наблюдаю. Счетчик бежит значит частота есть, не бежит - значит частоты нет (но она всегда есть на пине если смотреть осциллографом). Такие дела происходят на любой частоте вплоть до 10 МГц.
Плата собственного производства, но она же все-таки работает, хоть иногда. Если проект загрузился и частота присутствует, то она уже не пропадает, до следующей перезагрузки. Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.

Понимаете, непонятно что не так, ПЛИС, плата, проект (хотя Вы пишете что с ним всё ОК).
Я бы "ел слона по частям", если есть возможность возьмите демоплату со схожей ПЛИС от производителя, убедитесь что проект рабочий.
Сравните разводку демоплаты (производитель выкладывает документацию) с тем что есть у Вас.
Решать уравнение с несколькими неизвестными тяжело...

Сообщение отредактировал serj1979 - Sep 21 2018, 05:45

[Anton1990]

Не понимаю, что такое "левая ПЛИС"? В Китае вручную сделана? Ночью сверх плана выпущена?

Понимаю, если коробочка от ПЛИС, а внутри обломки кристалла. Но она же у автора определяется как надо, да еще и стартует.
Остаются два варианта - перемаркировка с плохого спидгрейда на -3 (это вроде ловится через сайт производителя, да и в проекте можно занизить) или битый чип. Но битый чип вряд-ли будет вести себя настолько загадочно. У него или ножка отгорит (что скорее всего мультиметром ловится), или вообще конфигурация не запустится.

Я бы лучше уточнил, что значит "внутри проекта сигнала нет". А что есть вместо него? И в какой момент в проекте этот сигнал смотрится? Сразу на ножке, или после тактирования, стробирования, или чего-то еще?
С аппаратной стороны стоит мультиметром проверить отсутствие экзотики на проблемном пине относительно аналогичных соседей.


Если это lvds, то на обоих пинах сигнал есть? Терминирование внутреннее или внешнее? Средняя точка на своем месте?

Если не секрет, какой корпус и во сколько обошелся чип?

Есть пин еа который приходит clk. Банальный счетчик тикает на этой clk. Если clk отсутствует то счетчик стоит на месте. Но на внешнем выводе микросхемы частота присутсвует.

Сигнал есть на обоих пинах (lvds). Терминирование подключено в xdc. Среднюю точку не проверял, т.к. это собственно выход DCO АЦП, питание обеих микросхем равно 1.8В
Корпус большой 1760 (точно не помню).
Кристалл обошелся примерно в 0.5 млн, а до этого другие люди покупали такую же микруху с индексом -1 примерно за 1.8млн. Вот и вызывает вопрос почему у нас более скоростная микруха стоит на столько дешевле. О поставщике не спращивайте, но у него глаза раскосые.

Насчёт контрафакта, вот неплохая статья:
http://icrniies.com/files/examples/9/example1.pdf

А вот позиция Xilinx по "предъявам" что ПЛИС левая (на примере XC4000):
https://www.xilinx.com/support/answers/33557.html

Кстати на форуме xilinx довольно много схожих тем: "мол купил ПЛИС, она зараза не работает как надо проверьте может левая", ответ на них см. выше.




Понимаете, непонятно что не так, ПЛИС, плата, проект (хотя Вы пишете что с ним всё ОК).
Я бы "ел слона по частям", если есть возможность возьмите демоплату со схожей ПЛИС от производителя, убедитесь что проект рабочий.
Сравните разводку демоплаты (производитель выкладывает документацию) с тем что есть у Вас.
Решать уравнение с несколькими неизвестными тяжело...

Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает.
Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее.
В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2

[krux]

на счет контрафакта:
пластина на заводе проходит ATPG-тестирование, после чего её отправляют на резку.
после резки все кусочки пластины с годными и не годными чипами попадает в контейнеры.
после чего сортировочный автомат вынимает чипы из первых контейнеров и переставляет их в контейнеры, где все чипы являются либо годными, либо нет.
годные чипы учитываются и далее следуют на легальную корпусировку.
контейнеры с бракованными чипами далее должны (по идее) следовать на уничтожение.
однако.
находится умный азиат, у которого есть отчет изначальной разбраковки, отчет сортировочного автомата.
после чего он определяет какую из паллет бракованных чипов наиболее выгодно "дёрнуть". правда в силу контроля и учета просто изъять её нельзя, её можно подменить.
соответственно, паллета с полурабочими чипами изымается, вместо неё подкладывается паллета с какой-то другой дёрнутой ещё откуда-то неуничтоженной фигней. контроль и учет соблюден, работников уже никто не накажет.
по мере накопление таких "левых" некорпусированных чипов, эти "левые" граждоне заказывают корпуса и корпусировку.
как приезжают корпуса, это левое китайское ИП заказывает корпусировку всех чипов из дефективных паллет.
далее все действительно бракованные м/с выкидываются в помойку, а "полудохлые" продаются всем желающим жертвам за полцены.

[Самурай]

В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2

Не знаю как для Kintex Ultrascale и Vivado, а для Spartan-6 и ISE это нормально. Скорее всего, Ваш случай тоже не аномалия.

[Flood]

по мере накопление таких "левых" некорпусированных чипов, эти "левые" граждоне заказывают корпуса и корпусировку.
как приезжают корпуса, это левое китайское ИП заказывает корпусировку всех чипов из дефективных паллет.
далее все действительно бракованные м/с выкидываются в помойку, а "полудохлые" продаются всем желающим жертвам за полцены.

Такие чипы должны сильно отличаться внешне, если их корпусировка делается в других местах.
К тому же, сейчас есть какой-никакой доступ к базе данных Xilinx по кристаллам. По серийнику точно, но вроде обещали и по DNA сделать. Если это есть - по DNA можно будет установить легальность чипа. Конечно, если могущественные китайцы не умеют шить в эти отбракованные кристаллы все что угодно.

Кристалл обошелся примерно в 0.5 млн, а до этого другие люди покупали такую же микруху с индексом -1 примерно за 1.8млн. Вот и вызывает вопрос почему у нас более скоростная микруха стоит на столько дешевле. О поставщике не спращивайте, но у него глаза раскосые.

Обалдеть. От китайских поставщиков такой кристалл мог бы стоить раз в 5 дешевле. Имея указанную Вами сумму проще обратиться в Xilinx.

Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает.

Я бы предложил его еще более примитизировать, для чего использовать другую доступную частоту для тактирования ila и сделать два
проекта:

1. Больные пины завести на IBUFDS (DIFF_TERM=True IOSTANDARD=LVDS). Выход IBUFDS - сразу в ila. И смотреть, что там творится от конфига к конфигу, включая ловлю фронтов при отсутствии постоянного клока.

2. Если сбой подтвержден, делаем второй проект, куда заводим эти два пина сразу в ila, IOSTANDARD=LVCMOS18. И смотрим, что творится на пинах, а что в ila. Если надо - отключаем DAC и подаем однополярные тестовые сигналы.

Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее.

Готовая плата на KU115 стоит где-то 2000 долл., но там вроде нет FMC разъема.

[krux]

Такие чипы должны сильно отличаться внешне, если их корпусировка делается в других местах.
К тому же, сейчас есть какой-никакой доступ к базе данных Xilinx по кристаллам. По серийнику точно, но вроде обещали и по DNA сделать. Если это есть - по DNA можно будет установить легальность чипа. Конечно, если могущественные китайцы не умеют шить в эти отбракованные кристаллы все что угодно.

корпусировка не отличается от слова совсем. их делают той же неделей на том же фабе.
Попытка отличить - это ещё предстоит: для этого нужно знать что такое DNA чипа, где и как проверять.

[Flood]

корпусировка не отличается от слова совсем. их делают той же неделей на том же фабе.

Вам в реальности попадались такие чипы?

[jojo]

Эти чипы не редкость. Хорошо, если они просто немного хуже белых чипов.
Бывает, что значительно хуже по характеристикам или не работают вовсе.