Altera 1.8V I/O стандарт и SDR SDRAM на 1.8V, вопрос по совместимости стандартов Опции

[mikeT]

Вопрос по совместимости I/O 1.8V Altera Cyclone IV и LPSDR SDRAM 1.8V (Micron)

Мы хотим подключить LPSDR (Mobile Low Power SDR) SDRAM с питанием 1.8В к Cyclone IV.

Столкнулся с такой проблемой:
Согласно документации на данный Циклон он поддерживает I/O стандарт 1.8-V LVTTL/LVCMOS (JESD8-7). В даташите в частности приводятся значения Vol max = 0.45V, Voh min = 1.35V (при питании банка 1.8). Но для LPSDR SDRAM указаны Vil max = 0.3V и Vih max = 1.44V (при питании 1.8). То есть в наихудшем случае FPGA не стыкуется с LPSDR SDRAM.

Понятно, что данные по выходу для ПЛИС приведены для граничных условий (ток 2мА и т. п.) и реально при работе на меньшую нагрузку «0» будет меньше чем 0.45, а «1» выше чем 1.35.
Более того, стандарт JESD8-7 (сейчас используется реально JESD8-7A) определяет на самом деле два диапазона — Normal Range и Wide Range. Значения, приведенные в стандарте для Normal Range в точности равны тем что приведены в даташите на Циклон 4 (ток нагрузки 2 мА). А вот значения, приведенные для Wide Range (ток нагрузки 100мкА ) полностью обеспечивают стыковку с LPSDR SDRAM 1.8V.

В связи с этим пара вопросов:

(1)
Означает ли ссылка на то что Циклон 4 поддерживает стандарт JESD8-7 то, что ПЛИС при нагрузке равной 100 мКа на пине будет гарантированно обеспечивать то что написано в JESD8-7 Wide Range (уровни напряжений, указанные в стандарте)?

(2)
Есть ли у кого опыт практического использования такого рода «связки» - LPSDR SDRAM 1.8V – Altera Cyclone IV 1.8V?
На самом деле, как я посмотрел - для Cyclone II, III, V и вроде бы всех Stratix для этого режима приводятся все те-же самые значения что я привел выше для Циклона 4. Может быть какие-то ссылки на референс дизайны кинете. Я довольно долго искал в инете, но ничего подходящего не нашел.