Altera Cyclone III: проблема совместимости LVDS и CMOS в одном IO банке Опции

[htr]

Добрый день, уважаемые коллеги.

Возможно мой вопрос уже подымался на данном форуме. Поиск не помог, поэтому создал ветку.

Суть проблемы. Используем Altera Cyclone III EP3C55F484, доска разведена таким образом, что в одном банке необходимо использовать CMOS IO и LVDS IO. Пины стоят по соседству (без рекомендованного Альтерой зазора в 4-5 пинов). Соответственно квартус выдает ошибку и не компилит код.

На прошлом месте работы такую ситуацию обходили "грязным хаком". Человек, который это делал недоступен.

Кто-нибудь сталкивался с подобной ситуацией, и как ее решал?

Доску можно переделать, но необходимо именно на текущей версии понять жизнеспособность остальных подсистем.

[DAV]

Если сигналы медленные и Вы уверены, что они Вам не дадут свои на соседей (чего боится Альтера), то поставьте частоту сигнала 0 Гц. Но за сбои ответственность на Вас.

[htr]

DAV, спасибо большое за рекомендацию!

Помогло - проект скомпилился. Crosstalk нам не страшен - при включении питания FPGA отгружает АЦП по SPI (CMOS IO), после чего нам SPI не нужен, используется только LVDS-шина. Проверить в железе, правда, пока не удалось - опытные образцы вышли из строя по не зависящей от софта причине.

С уважением,
htr

Сообщение отредактировал htr - Mar 19 2012, 13:40