Добрый день. заниматься Verilog'ом Quartus'ом и плис стал не так давно, поэтому не судите строго.
суть проблемы в следующем:
имеется код на verilog, при компиляции в quartus на EP2S180F1020C3 дает следующую характеристику:
Info: Clock "clk_2" has Internal fmax of 273.67 MHz between source register "BUF2_64_Im[14][7]" and destination register "altmult_add:Add3_rtl_1|mult_add_8nm3:auto_generated|mac_mult2~DATAOUT7" (period= 3.654 ns)
вот этот участок в технолоджи мап вьювер
здесь происходит перемножение двух 16 разрядных signed переменных.
необходимо повысить частоту срабатывания.как это сделать?
заменить 16*16 на два 8*8?нет ли реализации такого примера?
Как увеличить частоту работы схемы
Mar 26 2012, 06:55
