|
Доброго всем времени суток!
Помогите определиться с возможными вариантами решения задачки:
Есть 2-а clock сигнала с частотами f1 и f2, причем f1 > f2. Хотелось бы написать на VHDL универсальный модуль делителя f1 на f2.
К примеру 40МГц превратить в 8МГц, путем деления на 5 Гц.
Какие будут предложения?
Какие ограничения возникают при написании такого модуля?
Спасибо.
Сообщение отредактировал GGGG - Nov 29 2005, 08:34
|
Делитель f1 на f2, это возможно?
Nov 29 2005, 06:02
