Могут ли работать встроенные приемопередатчики FPGA в широком диапазоне, 9...11 ГБит/с, например Опции

[Koluchiy]

Здравствуйте, уважаемые гуру.

Вопрос в целом касается больше Альтеры, но и по Xilinx тоже интересно.

Вот есть микросхема.
У нее есть встроенные приемопередатчики, которые можно настроить на работу с произвольной частотой из диапазона (например) 600МБит/с .. 11.3ГБит/с с допуском (например) +/- 100 ppm.

В моем понимании (экспериментов не проводил) это означает, что захват частоты PLLками передатчика и приемника гарантирован только тогда, когда частота входного сигнала = выбранной в визарде частоте +/- допуск в ppm.
А если частота выходит за эти рамки, то есть вероятность, что PLLки потеряют синхронизацию.

Вопрос: как можно сделать так, чтобы приемопередатчики нормально работали в достаточно широком диапазоне скоростей. 9...11 ГБит/с, например.

Т.е. подается частота из такого диапазона (деленная раз в 16) на вход опорной частоты приемопередатчика. Синхронно подаются передаваемые данные.
PLLка передающей части захватывает частоту, умножает ее до нужной высокоскоростной и передает данные.

На вход приемной части приемопередатчика подается входной сигнал в таком же диапазоне.
CDR захватывает частоту входного сигнала и сдвиговый регистр выдает принятые параллельные данные.

Ну то есть, штатная работа приемопередатчика, но в широком диапазоне частот без перенастройки.
Ну или с перенастройкой, но так, чтобы можно было настроиться на любую частоту в диапазоне, и при этом не хранить бесконечное количество экземпляров настроек.

При этом, может ли помочь:
1) Наличие входа частоты, восстановленной из принятого сигнала. Т.е. внешний CDR, частота которого (деленная на целое число) подается на вход опорной частоты приемопередатчика.
Соответственно, предполагается работа в режиме locktoreference.
2) Значение (число) частоты принимаемого сигнала, получаемое внешними средствами измерения. Т.е. на основании этого числа производятся какие-то (какие?) динамические перенастройки приемопередатчика.

Всем заранее спасибо за ответы.

===========================================================
P.S. Ну или с перенастройкой, но так, чтобы можно было настроиться на любую частоту в диапазоне, и при этом не хранить бесконечное количество экземпляров настроек.
Т.е. хранить конечное количестсво экземпляров, которого или хватит на перекрытие всего диапазона, или хранить несколько "базовых" экземпляров, но на их основе генерить "рабочий" экземпляр настроек приемопередатчика, например на основании данных об измеренной частоте.

[dsmv]

Так делать можно. Что я уже делал - Virtex 5 FX70T проект сделан для работы на скорости 6.5 Гбит/с, опорная частота 162 МГц, коэффициент умножения 40. Опорный генератор - перестраиваемый, при частоте 78.125 МГц скорость передачи будет 3.125 Гбит/с.

Так что всё решается просто при наличии перестраиваемого опорного генератора.

[Koluchiy]

В чем тогда смысл ввода циферок точной частоты в визарде конфигурации приемопередатчика?
Мне казалось, что от них зависят настройки PLLек, которые в свою очередь определяют, какие частоты эти PLLки способны переваривать.

Или всё на самом деле совсем не так?

[warrior-2001]

В чем тогда смысл ввода циферок точной частоты в визарде конфигурации приемопередатчика?
Мне казалось, что от них зависят настройки PLLек, которые в свою очередь определяют, какие частоты эти PLLки способны переваривать.

Или всё на самом деле совсем не так?

Вопрос весьма не простой, когда дело касается высоких частот.
1 - Pll - штука простая. Если её попросить делить входную частоту пополам, она будет это делать, но в определённых пределах и с определенным шагом дискретизации.
2 - Если у pll включить синхронизацию от двух источников, и при этом одна частота будет не соответствовать заявленной, а вторая будет - Lock частот не появится.
Теперь обратимся к ГГц-овым частотам. Циферки в мегавизарде требуются от нас Альтеровцами, чтобы показать нам несколько вещей:
а) тянет ли СФ блок/кристалл нужную нам частоту.
б) с каким шагом мы можем двигаться по выходной частоте относительно входной.
с) какая нужна опора для всех этих телодвижений.

Определив таким образом МАКСИМУМ СФ блока/кристалла мы можем получить исчерпывающий список допустимых взаимосвязей входных/выходныи и опорных частот.
А далее все в руках пользователя.

Если надо - каждый сам может покопаться и придумать пару примеров на эту тему.
Смысл в том, что если приемопередатчик настроен на 1 ГГЦ входной частоты поступления данных, на опорную частоту в 100 МГц и на выходную частоту в 50 Мгц, то это все может запуститься к примеру с параметрами (500 МГц, 50 МГц и 25 МГц), но не запуститься с параметрами (750 МГц, 75 МГц, 37,5 МГц). Во втором случае не выдерживается шаг дискретизации PLL.
П.С. Все цифры взяты с потолка.

[Koluchiy]

Если у pll включить синхронизацию от двух источников

Как это?

Во втором случае не выдерживается шаг дискретизации PLL.

Что такое шаг дискретизации PLL?

[warrior-2001]

Как это?


Что такое шаг дискретизации PLL?

1- Clock Switchover
2- разрядность Clock multiplication factor/Clock division factor.
Может быть я не тот термин применил. Я имел в виду то, что частоты, генерируемые pll - это всегда определенный набор частот.
К примеру из частоты в 100 МГц не получить частоту 107,25 МГц. Получится только 107,272727...

[yes]

как-то сложно объясняете

в PLL есть (для определенности) умножитель на М и делитель на N
есть внутренний генератор, который имеет Fmax и Fmin (они вполне могут быть в даташите, но могут и не быть - нужно смотреть)

пока Fin * M находится внутри диаппазона (Fmin,Fmax) PLL будет работать (то есть захватывать сигнал, выдавать LOCK а на выход Fout=Fin*M/N и т.п.)

если Fin будет менятся во время работы, то нужно чтобы это происходило медленно (в петле есть НЧ фильтр с некой полосой, нужно, чтобы скорость изменения не вылезала за эту полосу), иначе будут срывы слежения, потеря LOCK и выхода Fout
поэтому есть требования на точность входной частоты - +- сколько-то PPM

-------------------------------------------------------------

для ксайлинса все хитрее - те, которые я видел не имеют PLL, а имеют некоторый цифровой автомат слежения DLL (что, имхо, работает лучше - с клоками альтер я имел неоднократные проблемы, а с ксайлинсом не имел)

но принципиально - принцип тот же - пока входной клок удовлетворяет этому автомату (там наверно, нужно как-то с длительностями импульсов смотреть), то будет и LOCK и Fout
точно так же (функционально) этот автомат осуществляет слежение, там ес-сно не VCO, а какая-то реализация дискриминатора на логических функциях, пока частота меняется медленно

[krux]

то что вы хотите, называется referenceless CDR
У ПЛИС такое пока не попадалось.
внешний referenceless CDR может помочь, но до включения на передачу всё равно будет задержка на звхват PLLкой того refclk что выдаст CDR. И тем дольше, чем стабильнее нужен клок. И за +-100ppm на передачу надо руки обрывать по самую шею =) по волокну и без этого всякой гадости набегает прилично.
так что особой разницы перебирать ли стандартные значения частот на refclk в надежде что что-то залочится, или делать referenceless CDR имхо нету

с другой стороны обычно диапазон захвата CDRки ~ +-300-350ppm так что ваш "набор частот для покрытия всего диапазона" рискует быть оооочень большим

разрядность Clock multiplication factor/Clock division factor.
Может быть я не тот термин применил. Я имел в виду то, что частоты, генерируемые pll - это всегда определенный набор частот.
К примеру из частоты в 100 МГц не получить частоту 107,25 МГц. Получится только 107,272727...

если применить внешнюю PLL с SDM, то можно получить практически любые дробные
правда, по фазовым шумам у них всё не очень радужно, но для некоторых применений подойдёт, а для прочих - можно попробовать почистить