реклама на сайте
подробности

 
 
> Нестабильные результаты altera EP3C55F, Нестабильные результаты altera EP3C55F
FAE
сообщение Jun 25 2012, 10:41
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 53
Регистрация: 27-04-05
Из: Spb, Russia
Пользователь №: 4 544



Коллеги, буду признателен, если подскажете как решить проблему:

получаю нестабильные результаты при имплементацмм дизайна в альтеровскую FPGA EP3C55F.
Т.е., например, имплементирую прошивку с подключенным сигналтапом, она работает отлично,
отключаю сигналтап, она перестает работать.
Или вношу изменения в обдин блок, а отрубается другой, не связанный с ним.

Работаю в 9м квартусе.
Дизайн написан на верилоге. Цепи сброса описаны как асинхронные (т.е. always @( posedge clk or posedge rst)
Максимальная частота - 125Мгц.
Имеются тактовые домены с более низкими частотами.

Возможно, кто-то из вас сталкивался с такой проблемой и знает, как это "лечится"?
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 21:37
Рейтинг@Mail.ru


Страница сгенерированна за 0.01354 секунд с 7
ELECTRONIX ©2004-2016