Attribute clock_signal от Xilinx, Чем заменить в Altera? Опции

[Мур]

Привычно применял для синтезатора атрибуты, чтобы сигнал тактирования попал на вход CLK триггера

Делал так

Код

ENTITY latch_OE IS
    port(    oe            : in std_logic;
            timer_in     : in natural    range 0    to 2**16-1;
            
            timer_out    : out natural    range 0    to 2**16-1  
            );
attribute clock_signal                : string;
attribute clock_signal of oe   : signal is "yes";
attribute period                      : string;
attribute period of oe         : signal is "15 ns";
end latch_OE;

architecture arh of latch_OE is
begin

process(oe)
  begin
     if (falling_edge(oe)) then
        timer_out <= timer_in;
    end if;
end process;
end arh;

Однако Ква плевал на мою просьбу
Warning (332060): Node: OE was determined to be a clock but was found without an associated clock assignment.

Как в новой среде QuartusII сообщить синтезатору, чтобы защелка питалась другим глобальным тактированием?

Спасибо!