синтез partition-проекта в PlanAhead, при добавлении partition в проект не синтезируется Опции

[sti1706]

проект состоит из процессора собранного в Xilinx Platform Studio и нескольких небольших блоков на VHDL. В PlanAhead загружаю нетлисты процессора (*.ngc) и Vhdl блоки окружения. Все замечательно: без ошибок проходит synthesis, implementation и generate bitstream, но очень долго. Потом процессор добавил в partition "Set partition",хотел сделать "Promote partition" и "import partition" для того, чтобы каждый раз не пересобирать весь проект при изменении vhdl-файлов. Но в implementation, когда дело доходит Phase 14.34 Placement Validation. выдает ошибки:
[PhysDesignRules 2216] IDELAYCTRL not found for clock region CLOCKREGION_X1Y1. The IODELAYE1 block inst_system/Hard_Ethernet_MAC/Hard_Ethernet_MAC/V6HARD_SYS.I_TEMAC/SINGLE_GMII.I_EMAC_TOP/gmii/YES_IO_1.ideld0 has an IDELAY_TYPE attribute of FIXED, VARIABLE, or VAR_LOADABLE. This programming requires that there be an IDELAYCTRL block programmed within the same clock region.

есть подозрения, что надо чего-нибудь добавить или поменять в constraints.ucf проекта.