Вопрос по тактированию при генерации Microblaze, ISE 13.2 Опции

[misyachniy]

При генерации Microblaze в визарде автоматически к процессору добавляется модуль сброса и тактирования.
Тактирование сразу выводиться наружу, при этом дифференциальное.
В плате стоит обычний генератор на 50МГц.

Если сгенерировать HDL топ топроект синтезируется и имплементируется.

Я сгенерировал корегеном PLL и поробовал подключить выходы сдвинутые по фазе на 180 градусов к микроблейзу.
Синтез проходит - имплементация нет.

Пробовал создать с нуля процессор - с наскоку не получается.
Порыскал в интернете пошаговую инструкцию - не нашел подходящую.

Как сконфигурировать Microblaze?

[Kuzmi4]

2 misyachniy
так а как собсно подключается тактирование к MB? И что пишет на этапе имплементации??

[misyachniy]

2 misyachniy
так а как собсно подключается тактирование к MB? И что пишет на этапе имплементации??

Код

module maisb_s6_top
  (
    output RS232_Uart_1_sout,
    input RS232_Uart_1_sin,
    input RESET,
    input ext_clk
  );
  
mb_pll mb
(
  .CLK_IN1    (ext_clk),
  .CLK_OUT1    (CLK_P),
  .CLK_OUT2    (CLK_N),
  .LOCKED()
);

  (* BOX_TYPE = "user_black_box" *)
  maisb_s6
    maisb_s6_i (
      .RS232_Uart_1_sout ( RS232_Uart_1_sout ),
      .RS232_Uart_1_sin ( RS232_Uart_1_sin ),
      .RESET ( RESET ),
      .CLK_P ( CLK_P ),
      .CLK_N ( CLK_N )
    );

endmodule

ERROR:NgdBuild:770 - IBUFGDS 'ibufgds_0' and BUFG 'mb/clkout1_buf' on net
'CLK_P' are lined up in series. Buffers of the same direction cannot be
placed in series.
ERROR:NgdBuild:924 - input pad net 'CLK_P' is driving non-buffer primitives:
pin O on block mb/clkout1_buf with type BUFG
WARNING:NgdBuild:478 - clock net CLK_P with clock driver mb/clkout1_buf drives
no clock pins
ERROR:NgdBuild:770 - IBUFGDS 'ibufgds_0' and BUFG 'mb/clkout2_buf' on net
'CLK_N' are lined up in series. Buffers of the same direction cannot be
placed in series.
ERROR:NgdBuild:924 - input pad net 'CLK_N' is driving non-buffer primitives:
pin O on block mb/clkout2_buf with type BUFG
WARNING:NgdBuild:478 - clock net CLK_N with clock driver mb/clkout2_buf drives
no clock pins

Состав процессора на рис

Эскизы прикрепленных изображений

 

[Kuzmi4]

2 misyachniy
был в разъездах, но снова в строю
Касательно вашей системы - ну в принципе всё логично:
у вас есть система (я так опнял созданная через визард), в которой вы используете EDK-шный clock_generator у вас есть 2 клоковых входа, EDK всандалит вам IBUFGDS со всеми вытекающими. Выходов несколько: вы можете не использовать в вашей системе EDK-шный clock_generator (нужно подправить SoPC будет под внешний системный клок), или же вы можете переконфигурить его, или же сделайте свой компонент.

[vitus_strom]

я в mhs файле убрал дифферентиал напротив пина клока, второй клок удалил вроде получилось - но в железке еще не проверил

[misyachniy]

В XPS в разделе порты нашел как перестроить тактирование.
Правда синтез озадачивает.
Тактовая частота процессора 100МГц, на выход клока процессора более 3 тысячи входов и как результат максимальная тактовая частота ниже 50 МГц.
Процессор "заводится и дышит" но сомнения остаются.

[vitus_strom]

У меня все получилось - в железке работает, проверил