Помехоустойчивость к внешним наводкам, как оценить и обеспечить Опции

[silantis]

Впервые столкнулся с задачей противодействия внешним помехам. И даже не знаю с чего начать, поэтому прошу помощи у знатоков.
Заранее спасибо.

Задача обеспечить работоспособность устройства при напряженности электрического поля 50 В/М.
Вопросы такие ,
1. Много это или мало, как оценивать вредное влияние внешнего поля на мою схему. Схема цифровая, стандартный набор, процессор, память, 150МГц тактовая, логика 3.3В.
2. Чтобы решить задачу экранирования, надо знать какой уровень допустим внутри, под экраном.
И тут я в тупике, не знаю как перевести напряженность поля в конкретные милливольты помех. Неужели мне надо брать спектр помехи с напряженностью 50В/М
прикладывать его к топологии проводников на внешнем слое, и учитывая материал платы и топологию вычислять уровень наведенных токов, переводить их
в напряжение учитывая сопротивление трасс и после этого полученные значения применять к логике 3.3В чтобы помеха скажем не была больше 5% от 3.3В.

Подозреваю, что никто не занимается 3D моделированием электрических полей и есть путь проще. Поэтому
еще вопросы
1. Как оценить допустимый уровень ЭМП на поверхности платы
2. Какие есть грубые расчеты для оценки параметров экрана от электростатических и электромагнитных помех
3. Как достигается защита от низкочастотных магнитных полей, не забирать же все устройство в 5мм корпус из феррита, напряженность поля 100А/М
Те же вопросы, много это или мало, и как оценить вредное влияние на цифровую схему, где из магнитных компонентов только Ferrite Beads
да Power Inductors забранных в Shield и работающих в DCDC на токах от 1А и выше.


Понимаю что вопросы покажутся наивные, я работаю над этим, пока нужен пинок в нужном направлении.