реклама на сайте
подробности

 
 
> Вопрос по constraints Xilinx, Прошу помочь с временными ограничениями в Xilinx
Igor_FPGA
сообщение Nov 28 2012, 19:17
Сообщение #1





Группа: Участник
Сообщений: 12
Регистрация: 25-11-12
Из: Москва
Пользователь №: 74 550



Добрый вечер!
Возникли несколько вопросов по временным ограничениям в Xilinx.
1. В кристалл заводится N групп сигналов (грубо говоря некая шина данных). Каждая группа имеет свою собственную частоту.
Задержка от входа ПЛИС до вычислительной логики для каждой группы не принципиальна, но важно, чтобы все сигналы
группы были синхронны, максимум разбегались друг относительно друга на 1-1.5 нс.
Если бы в каждой группе был клок, то как я понимаю можно было бы задать Timing Name Net с фиксированным периодом. Я прав?
2. Клока в каждой группе нет, он синтезируется внутри ПЛИС, уникальный для каждой группы. Как синхронизировать сигналы
между собой и ограничить их разбег друг относительно друга?
3. Некая группа сигналов была синтезированна внутри ПЛИС. Время прохождения до выходных пинов не принципиально, но важно, чтобы они не разбегались друг относительно друга (на 1-2 нс). Клок имеется. Как это можно реализовать?

Спасибо.
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 24th July 2025 - 19:11
Рейтинг@Mail.ru


Страница сгенерированна за 0.01307 секунд с 7
ELECTRONIX ©2004-2016