Вопрос по constraints Xilinx, Прошу помочь с временными ограничениями в Xilinx Опции

[Igor_FPGA]

Добрый вечер!
Возникли несколько вопросов по временным ограничениям в Xilinx.
1. В кристалл заводится N групп сигналов (грубо говоря некая шина данных). Каждая группа имеет свою собственную частоту.
Задержка от входа ПЛИС до вычислительной логики для каждой группы не принципиальна, но важно, чтобы все сигналы
группы были синхронны, максимум разбегались друг относительно друга на 1-1.5 нс.
Если бы в каждой группе был клок, то как я понимаю можно было бы задать Timing Name Net с фиксированным периодом. Я прав?
2. Клока в каждой группе нет, он синтезируется внутри ПЛИС, уникальный для каждой группы. Как синхронизировать сигналы
между собой и ограничить их разбег друг относительно друга?
3. Некая группа сигналов была синтезированна внутри ПЛИС. Время прохождения до выходных пинов не принципиально, но важно, чтобы они не разбегались друг относительно друга (на 1-2 нс). Клок имеется. Как это можно реализовать?

Спасибо.