Добрый день!
Подключаю память DDR3 к проекту, до этого с DDR3 не работал.
Использую отладочную плату Cyclone V GX FPGA Development Kit.
В файлах к данной плате есть пример работы с DDR3 "example_project",
(который можно получить автоматически если в мегавизарде для UniPHY поставить галочку "Generate Example Design" )
там используется UniPHY v12.1 c настройками:
Enable Hard memory interface
Memory clock: 400Mhz
Rate on Avalon-MM: Full rate
В Example project, как я понимаю, к контроллеру памяти подключен модуль генерации трафика по шине Avalon.
В проекте я подключил SignalTab к шине Avalon, чтобы видеть посылки данных и посмотреть
задержку ожидания данных (Latency) с момента выставления сигнала
avi_read_req до момента появления валидных данных на линии
avi_rdata.
Так вот, она оказалось не постоянной, а плавающей -
97, 60, 63, 63, 73, 59, 67, 64, 22, 28 - это нормально ? 
Я почему-то был уверен что задержка ожидания будет строго фиксированная, иначе сложно работать с памятью...
На счет задержки в документации Альтеры я нашел вот такую табличку:
Так до конца и не ясно, задержку которую я получил это норма или нет..
За любые объяснения буду признателен!
Задержка перед чтением данных UniPHY DDR3 - Example project, Cyclone V, UniPHY (Hard memory interface), Full rate
Mar 12 2013, 14:04
