Моделирование Virtex 6 в SigXplorer Опции

[spark_of_inspira...]

При моделировании цепи между двумя плисами Virtex 6 разных серий Allegro "не видит" Si модель диффпары и определяет её как UserDefined. А в Si Design Setup на этапе "Diff Pairs in selected Nets/Xnets" нельзя подсунуть ему другую модель.
При этом если моделировать цепь между этой же плисой и, напрмер, SN65LVDS104, диффпара нормально назначается, но в вгружённой в SigXplorer схеме назначенная плисе модель отсутствует, стоит TRISTATE.
Кто-нибудь знает, в чём проблема?

[alexa1973]

А в IBIS Virtex6 прописаны эти пины в секции [Diff Pin]? Что то вроде:

[Diff Pin] inv_pin vdiff tdelay_typ tdelay_min tdelay_max
|
E18 F19 200mV 0 0 0
J17 J18 200mV 0 0 0

[spark_of_inspira...]

Это делается в Model Editor?
Я назначал так: В Signal Model Assignment во вкладке RefDesPins я назначал отдельным пинам модели:
выбрать пин, Find model, Virtex6_LVDS_25
Но это результата не принесло

[alexa1973]

Я такие вещи делаю прямо в IBIS, любым текстовым редактором. Можно ещё в Model Assignment зайти в Edit Model, два раза щёлкнуть по нужному пину и выбрать его пару.

Эскизы прикрепленных изображений

 

[spark_of_inspira...]

Попробовал, как Вы посоветовали. Дифф пара в Design Setup действительно определилась, но появилась другая проблема в виде ошибок:

VIRTEX_6_OUT referenced by component D1 not found
VIRTEX_6_IN referenced by component D1 not found
VIRTEX_6_IO referenced by component D1 not found
VIRTEX_6_OUT referenced by component D2 not found
VIRTEX_6_IN referenced by component D2 not found
VIRTEX_6_IO referenced by component D2 not found

[alexa1973]

Откуда "VIRTEX_6_OUT"? Это не похоже на название модели из Virtex6.ibs. Вы делаете pre-layout или post? Если pre - опишите мне топологию, я Вам её смоделирую. Если post, мне понадобится brd.

[spark_of_inspira...]

Post-layout
Если не трудно, попробуйте.
Моделить требуется любую диффпару между плисами D1 и D2
В архиве BRD и IBIS

Прикрепленные файлы

 Switch.rar ( 2.83 мегабайт ) Кол-во скачиваний: 11

 

[alexa1973]

Лучше всего построить свой package в IBIS. Найдите там секцию:

[Pin] signal_name model_name R_pin L_pin C_pin

и определите свои выходы (модели я взял с потолка, надо выбрать свои из этого же IBIS)

P6 GTX_GE_CLK_P HSTL_I_18
P5 GTX_GE_CLK_N HSTL_I_18

P5 и P6 это ваши номера ножек, потом сигналы, потом модели

Затем найдите секцию:

[Diff Pin] inv_pin vdiff tdelay_typ tdelay_min tdelay_max

и определите свои пары:

P6 P5 200mV 0 0 0

Когда подхватите такой IBIS он сам всё установит.