Создание тестбенчей SystemVerilog любой сложности и детализации. Опции

[dimez]

Доступны следующие основные возможности:

• Генерация направленного псевдослучайного воздействия
• Использование метрик функционального покрытия
• Моделирование в нескольких тактовых доменах
• Автоматическое сравнение ответа тестируемого модуля с эталонной моделью
• Эталонная модель может поступить от вас в виде программы на C и использоваться "как есть", либо написана по заданному алгоритму
• В тестовое воздействие может быть внедрен поток ошибок протокола с целью исследования ответа исследуемого модуля при "мусоре" на входе
• Опции моделирования могут быть вынесены в gui
• Генерируемая тестирующая последовательность может быть сохранена и преобразована в файл пригодный для лабораторного тестового оборудования
• Файл записанный лабораторным оборудованием может быть проанализирован тем же путем, что и ответ DUT.

Дополнительные возможности:

• Подготовка ваших специалистов к самостоятельному дальнейшему ведению проекта
• Консультации в Questa, VMM, SystemVerilog
• Создание законченных Verification IP с параметризацией и документированием

Тестбенчи разрабатываются для запуска в пакете моделирования QuestaSim c подключенной опцией "SystemVerilog" и всеми опциями которые могут потребоваться. Оплата сдельная. Работа удаленная. Санкт-Петербург и Москва.

Пишите в личку.