выходной сигнал DCM не отображается как Clock Domain Опции

[gosh74]

Добрый день!
В проекте на Spartan3A использую DCM. На вход подается 25MHz от внешнего генератора. С выхода CLK0_OUT 25MHz используется как тактовый сигнал для одних процессов, а с выхода CLKFX_OUT 100MHz как тактовый сигнал для других процессов. Сигнал частотой 100MHz не определяется как самостоятельный clock domain при создании Time Constrains. Так же при синтезе задержки для сигналов, тактируемых частотой 100MHz, определяются относительно входного тактового сигнала DCM 25MHz. В результате не могу сделать constrains для сигналов, тактируемых сигналом 100MHz относительно этой частоты. Процессы, тактируемые 25MHz и 100MHz независимые. Как сделать так, чтобы сигнал 100MHz стал самостоятельным clock domain?

Уточню в чем проблема. Syntesys Timing Report выдает следующее:

=========================================================================
Timing constraint: Default period analysis for Clock 'CLKIN_25'
Clock period: 20.054ns (frequency: 49.866MHz)
Total number of paths / destination ports: 981 / 107
-------------------------------------------------------------------------
Delay: 5.013ns (Levels of Logic = 8)
Source: Inst_LCD_Ctrl/div_2 (FF)
Destination: Inst_LCD_Ctrl/Tc_6 (FF)
Source Clock: CLKIN_25 rising 4.0X
Destination Clock: CLKIN_25 rising 4.0X
-------------------------------------------------------------------------
То есть, получается что задержка для данного пути 5.013ns, но относительно CLKIN_25 минимальный период получается 20.054ns. А мне привязка к этой частоте 25MHz вообще не нужна. Если правильно понимаю, DCM обеспечивает нулевой сдвиг фазы между входным клоком и выходным сигналом CLKFX. Откуда тогда набегают эти лишние 15ns?

Вопрос снят! Ядибил!

Сообщение отредактировал gosh74 - Sep 11 2013, 06:05