Создание скриптов SDC ACTEL, Помогите начинающему программисту Опции

[Abum]

Доброго времени суток! Возникла проблема. Разрабатываю многоуровневый проект на ПЛИС Actel. Написал все на VHDL, как мне кажется грамотно (по крайне мере после синтеза появляется минимум замечаний, в ModelSim появляется то, что хотелось видеть). Хотя и не буду спорить, что возможно это быдло-код
Начинаю процесс синтеза, и тут возникают предупреждения, мол задайте ограничения на частоты и т.д. Я сделал все что смог. Начинаю синтез, и проект работает не так как нужно! (На 75% работает правильно). Я погуглил, и пришел к выводу что мой враг, это скрипты sdc - временные ограничения для проекта. Опираясь на статью на КИТЕ
http://www.kit-e.ru/articles/plis/2010_9_51.php я попытался хоть как то понять этот язык. Правда в статье упор больше шел на на САПР Алтеры, но я подумал, а какая разница, скрипты и в африке скрипты.
Получилось описать основные частоты (команды create_clock, create_generated_clock, и объединить их в группы set_clock_groups).
Вопрос заключается в следующем: как задавать задержки цепей внутри проекта, ведь как я понимаю САПР Libero разводит грубо говоря рандомно (если я не прав, поправьте меня, постоянно путаюсь в этом! Где схема синтезируется, где уже разводится по ПЛИС), и из-за этого какая то часть проекта (или весь проект) может работать неправильно.
В особенности интересуют команды set_input_delay, set_output_delay, нужно ли их использовать на нижних уровнях проекта; команда set_max_delay, и команды для удаления из оптимизации цепей проекта (как я понял) set_false_part, set_multicycle_path. Из прочитанной статьи честно ничего не понял, сложно адаптироваться в одной сапр, читая про другую. Кто сталкивался, пожалуйста ВЫРУЧАЙТЕ! Любая литература, примеры, комментарии, буду рад!
Возможно я что-то упустил, работаю в Libero SoC 10.1 ПЛИС ProAsic3L.