реклама на сайте
подробности

 
 
> Сигналы между двумя клоковыми доменами, Альтера ТаймКвест
novartis
сообщение Apr 4 2014, 02:39
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 375
Регистрация: 9-10-09
Из: Свердловский регион
Пользователь №: 52 845



Опять детский вопрос.
Есть два клоковых домена.
Один тактируется частотой 50МГц,
Втрой - тактируется частотой 250МГц (но может быть и другое значение), полученной из pll от 50МГц.

В первом домене запускаю сигнал Run.
Он приходит во второй домен, проходит двойную буферизацию и дальше уже используется по назначению.

Обратно из второго домена выходит сигнал Stop.
Он приходит в первый домен, проходит двойную буферизацию и дальше уже используется по назначению.

Если sdc файл такой:
Код
derive_clock_uncertainty
create_clock -period "50 MHz" -name {clk} {clk}
derive_pll_clocks

set_clock_groups -exclusive -group {clk pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}

то ТаймКвест говорит, что имеются Failling Paths.

Прикрепленное изображение

Прикрепленное изображение

И частота Restricted Fmax = 240МГц
Прикрепленное изображение

В пырвый раз сейчас обратил внимания на наличие Fmax и Restricted Fmax, в чем их смысл?


Пробовал указать, что это эксключивные друг другу частоты (кто бы объяснил как правльно нужно описать констрейны для такой ситуации)
Код
derive_clock_uncertainty
create_clock -period "50 MHz" -name {clk} {clk}
derive_pll_clocks

set_clock_groups -exclusive -group {clk} -group {pll_inst|pll_inst|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk}

ТаймКвест не нашел Failling Paths, но максимальная частота все равно получилась 240МГц.


Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th July 2025 - 21:49
Рейтинг@Mail.ru


Страница сгенерированна за 0.01363 секунд с 7
ELECTRONIX ©2004-2016