Не выполняются констрэйны Опции

[juvf]

суть такова: на вход ПЛИС приходит клок на неклоковый вход, 100МГц. по нему выполняется такой код

Код

output reg out;
reg outI;
...
always @ (posedge clkDDS)
begin
    out <= outI;//frontIQ ? outI : outQ;
end

out и clkDDS подключены непосредственн ок пинам.

т.е. от внешней DDS приходит клок, и по нему нужно выставить для DDS-a данные. Податашиту на ддс там есть время предустановки данных перед передним фронтом. также есть задержки на плате (дорожки). Всё это описал в *.sdc.
Не выполняются требования. См рис. 1 нс не хватает. Я уже и на клок, и на out указал Fast output/input register..... помогло, но не доконца. Решить проблему можно с помощью PLL, если завести на неё clkDDS сдвинуть на -2 нс. Но clkDDS заведён не на клоковые пины и подключить этот клок на вход плл нельзя. Мож но ли както запустить плл от своего такта, но синхронизировать с clkDDS?

Или как ещё можно уменьшить время задержки клока (Clock Delay) или время задержки данных (Data Delay)?