SPI на FPGA, проблемы проектирования Опции

[3Gorec]

Здравствуйте, нужно мне сделать один проект на Spartan 6, до этого имел скудный опыт написания на verilog, но дальше симулятора дело не дошло.

Задача следующая: интерполировать и отфильтровать сигнал, данные приходят по spi.

Начать решил с spi и сразу возникли вопросы: как его реализовать правильно?
Сперва мне казалось логично защелкивать данные в регистр по тактовому сигналу spi, и выставлять бит готовности, когда передача окончена. А другой модуль по изменению бита готовности забирал бы данные и уже обрабатывал их.
Но потом я прочитал что ПЛИС хотя и поддерживает асинхронную логику, но не любит ее и особенно не любит сочетания синхронной и асинхронной логики, и вообще правильный и современный подход - использовать только синхронную логику, тактируя каждый модуль от единого клока.

Мне это кажется очень неудобным, и в этом я вижу основную сложность veiloga, так как за языковыми конструкциями скрываются неявные схемы, которые обязательно нужно учитывать. И вместо удобных(с точки зрения кода) конструкций использовать какие-то нагромождения, которые зато синтезируются в "хорошие схемы".
Проблема усугубляется тем, что большинство статей по теме заканчиваются в стиле "Ну вот мы и написали сумматор", и не дают картину в целом, нет примеров серьезных проектов в которых было бы объяснено почему здесь сделано так, а тут вот так.

Подскажите как проектировать правильно и, если не трудно, посоветуйте хороших материалов по теме.