реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> Altera DDR3 SDRAM controller - обеспечение Command Queue
MadGarry
сообщение Sep 18 2014, 12:21
Сообщение #1


Участник
*

Группа: Свой
Сообщений: 74
Регистрация: 10-08-09
Из: Санкт-Петербург
Пользователь №: 51 826



Здравствуйте,

Хочу обеспечить высокую эффективность работы Altera DDR3 SDRAM контроллера задействовав его функциональность Command Queue Look-Ahead Depth.

Прикрепленное изображение


Этот контроллер имеет Avalon-MM slave интерфейс как при генерации средствами Qsys так и MegaWizard. Судя по описанию Avalon-MM интерфейса, он способен поддержать только один запрос на запись данных.
Как в таком случае DDR3 SDRAM контроллер обеспечит Look-Ahead функциональность? Ведь получив на вход запрос на запись контроллер вынужден обработать этот запрос прежде чем узнает о том, какой будет следующий запрос.

Или я чего-то принципиально недопонимаю.

QSYS рисует вот такую картинку:
Прикрепленное изображение


Здесь 4 клиента могут обращаться к DDR3 контроллеру. Каждый клиент имеет Avalon MM интерфейс. DDR3 контроллер имеет такой-же интерфейс. На схеме виден, по видимому, арбитр - cmd_xbar_mux. Но эта картинка мне совершенно не объясняет как DDR3 контроллер (ddr.avl) "видит" запросы от этих четырех клиентов.
Go to the top of the page
 
+Quote Post
krux
сообщение Sep 18 2014, 14:15
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 700
Регистрация: 2-07-12
Из: дефолт-сити
Пользователь №: 72 596



по приему первой команды контроллер сразу начинает её выполнять. однако любая команда требует сделать precharge нужного банка, ряда и т.д. на что может быть нужно время. за это время контроллер может принять ещё несколько команд и поставить их в очередь, после чего эту очередь оптимизировать по доступу к определенным участкам памяти (так, чтобы не делать лишних precharge).

если ваши 4 эндпоинта пишут в сильно разные участки памяти, то precharge нужен будет всё равно, однако такие команды будут выданы раньше, что позволит снизить задержку.

приведенный кусок авалоновской архитектуры qsys'a объяснять работу DDR3-контроллера и не обязан ;-)
перед контроллером памяти стоит тупой арбитр (xbar_mux), который никакого look-ahead делать не способен


--------------------
провоцируем неудовлетворенных провокаторов с удовольствием.
Go to the top of the page
 
+Quote Post
MadGarry
сообщение Sep 19 2014, 11:27
Сообщение #3


Участник
*

Группа: Свой
Сообщений: 74
Регистрация: 10-08-09
Из: Санкт-Петербург
Пользователь №: 51 826



Правильно ли я понял что внутри DDR3 SDRAM контроллера будут созданы буфера в количестве "Command Queue Look-Ahead Depth" и глубиной каждого буфера = "Maximum Avalon-MM Burst Length"?
А Look-Ahead начнет работать только тогда, когда в DDR3 SDRAM контроллер загрузится как минимум три пакета?
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 17:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.01374 секунд с 7
ELECTRONIX ©2004-2016