реклама на сайте
подробности

 
 
> Ошибки в синхронной схеме при нарушении времянок, как это продемонстрировать ?
toshas
сообщение Dec 2 2014, 07:32
Сообщение #1


Местный
***

Группа: Свой
Сообщений: 372
Регистрация: 14-02-06
Пользователь №: 14 339



Добрый день!

Необходимо показать, что нарушение временных ограничений приводит к неправильной работе схемы.

Сделан простой проект для отладочной платы на Kintex 7:

1. генератор меандра на триггере
2. две параллельных цепи триггеров
3. сравнение значений на выходе триггеров
4. заданы временные ограничения (5 нс) и соответственно этому триггеры тактируются
5. один из триггеров вынесен максимально далеко от остальных для нарушения таймингов.
6. подключен chipscope для наблюдения ошибок и их подсчета

В результате - по отчету тайминг нарушен (при разном размещении от 10 пс до 2 нс) а ошибки не возникают.

Что сделано неверно ? Как максимально просто сделать такую демонстрацию ?








Эскизы прикрепленных изображений
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение
Прикрепленное изображение


Прикрепленное изображение
 
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 20th July 2025 - 20:01
Рейтинг@Mail.ru


Страница сгенерированна за 0.01364 секунд с 7
ELECTRONIX ©2004-2016