Вывод сигнала на PLL_CLKOUT Опции

[ig_f]

Доброго времени суток!
В Cyclone III используется PLL, выход C0 выводится наружу через CLKCTRL BLOCK, C1 используется для тактирования внутри ПЛИС. Дело в том, что на PLL подаются две частоты: одна от тактового генератора и от внешнего устройства. Т.е. PLL переключается между двумя частотами. Оба этих сигнала заведены на PLL через CLKCTRL BLOCK'и. При выполнении Assignment Analysis квартус выдает следующее:

Error (176399): Following nodes use the same resource DEDICATED_BUF_X40_Y52_N0_I0
Error (176404): Node "GCLK120~input" is currently placed at location PIN G21 (CLK4, DIFFCLK_2p) with a Global Signal type of Global Clock
Error (176405): Node drives Clock Control Block dm_device_clockmanager:clockmanager_inst|dm_device_clk2gclk:clk0_2_gclk|dm_devic
e_clk2gclk_altclkctrl_uhi:dm_device_clk2gclk_altclkctrl_uhi_component|clkctrl1
Error (176404): Node "GTXCLK_pxi~input" is currently placed at location PIN B11 (CLK11, DIFFCLK_4p) with a Global Signal type of Global Clock
Error (176405): Node drives Clock Control Block dm_device_clockmanager:clockmanager_inst|dm_device_clk2gclk:clk1_2_gclk|dm_devic
e_clk2gclk_altclkctrl_uhi:dm_device_clk2gclk_altclkctrl_uhi_component|clkctrl1

Насколько я понял квартус решил запустить обе тактовых на один и тот же CLKCTRL BLOCK. Почему так произошло? Их же там 5шт. с каждой стороны, в проекте всего 4шт. используется Как побороть эту проблему?

И еще пара вопросов возникла по-ходу.
Можно ли использовать PLL для вывода тактовой наружу, если используется переключение между двумя частотами?
Не критично ли то, что одна из тактовых, подаваемых на PLL, подается с "чужого" dedicated-пина (т.е входные пины находятся один на верхней, другой на боковой стороне микросхемы)?