FPGA / ASIC / SoC верификация удаленно, Проекты разной степени сложности - SystemVerilog (UVM) + Python/TCL Опции

[imperman]

Ищу удаленные проекты для выполнения самому, или с небольшой командой.
Работаем через открытый для заказчика репозиторий, по которому можно проследить ход работ.
Упор на Mentor QuestaSim / Synopsys VCS с использованием различных стратегий верификации.
UVM + Python (через SystemVerilog DPI) + TCL.
Индивидуальный план для каждого проекта.
Возможно гибкое взаимодействие с design team, участие со старта разработки проекта.

Работаем как ФЛП, на договорной основе. Для ЕС возможно сотрудничество через компанию.

Контакты для обсуждения деталей: specturn [at] yandex [dot] ru