Память на плис, реализация памяти на VHDL или Coregen Опции

[Krys]

Тут мне указывают на неправильность конструкций if then.. Если это действительно неправильно то нужно исправить и посмотреть на результат. Я, конечно, давно знаю что VHDL довольно геморойная вешь как бы лесно его не описывали, но это для меня открытие.

Да тут не в языке особо дело, а в синтезаторе. На верилоге тоже подобные вещи в 2 оператора записывать принято, так же, как и в VHDL.