800 mbps DDR LVDS 400 МГц clk входная шина на Altera и Xilinx Опции

[Igor657]

Подскажите пожалуйста почему на Altere (Stratix 5, Arria 10) не получается добиться отсутствия setup и hold violation для такого интерфейса ?
На Xilinx вроде получается - Virtex 4, Virtex 6 (уже похуже)
Для эксперимента попробовал Stratix 2 GX - тоже компилируется без проблем. Т.е. чем новее чип тем хуже.
Проблемы именно с путём от пинов до DDR регистра.
Source-synchronous интерфейс(только входы). PLL в source-synchronous режиме и сдвигает клок на + 90 градусов.

Тестовый проект прилагается.

Заранее спасибо за ответы.

Прикрепленные файлы

 lvds.zip ( 694.49 килобайт ) Кол-во скачиваний: 15