Размещение слоев питания и земли?, кто как делает, плюсы, минусы Опции

[admin]

Вопрос простой,
в многослойках, скажем 4-6 слоев
(например: 2 сигнальные и 2 питание, 3-4 сигнальные, 3-2 питание)

Кто как размещает слои питания и сигнальные?
Внутрь питание, внешние сигнальные?
Или же внетренние сигнальные, внешние земля и питание?

В чем преимущества того и другого?

[LeonY]

Общие правила, которыми мы пользуемся таковы:
- внешние слои (TOP & BOTTOM) только для fanout, все остальное залито землей. Достоинство - наилучшие условия по EMI-EMC (Легко промоделировать, например, в HyperLynx). Недостаток - 2 слоя умирают для разводки (почти, т.к. всегда приходится что-то водить и в них, но по крайней мере надо стараться свести это к минимуму, и если уж водить, то медленные сигналы)
- каждый сигнальный слой должен соседствовать с "планом", каким - неважно, можно земля, можно любое питание, но должна быть сплошная медь.
- как можно больше (сколько денег не жалко за плату) слоев земли, т.к. они у нас являются не только электрическими слоями, но и термопроводящими.

Ну вот, пожалуй, и все основные правила, есть ряд "неосновных", зависящих от конкретного проекта. Например, если требуется нормированное волновое сопротивление, то часто приходится выпендриваться по полной, подбирать ширину дорожек и стек соответственно.

[admin]

Правильно ли я понимаю, что в четырех слойке более правильно спрятать 2 сигнальных внутрь, а внешние сделать VCCIO и GND например?

Еще вопрос. На скоростях до 10 МГц, в схеме ПЛИСы, 4х слойку стоит ли делать (вывести отдельно питание и землю в слои) большей надежности, стабильности и защищенности? Я вобщем-то и в 2ух слоях все развел (правда дорожки выглядят как клубок спутаных волос) ?

[SVV]

Правильно ли я понимаю, что в четырех слойке более правильно спрятать 2 сигнальных внутрь, а внешние сделать VCCIO и GND например?

Еще вопрос. На скоростях до 10 МГц, в схеме ПЛИСы, 4х слойку стоит ли делать (вывести отдельно питание и землю в слои) большей надежности, стабильности и защищенности? Я вобщем-то и в 2ух слоях все развел (правда дорожки выглядят как клубок спутаных волос) ?

Кто на это ответит не видя платы. :o
У меня работает на 10 МГ, но всё залито землёй и пришлось повозится с трассировкой... Видел 2-х слойку PCI(рабочую). Вообще-то если ПЛИСЫ, то дорожки должны идти красиво(можно же сконфигурировать как надо ножки).
Попробуйте посмотреть сигналы в HyperLinx. Ну и только Вам решать сколько слоёв делать...

[Lefthander]

Правильно ли я понимаю, что в четырех слойке более правильно спрятать 2 сигнальных внутрь, а внешние сделать VCCIO и GND например?

Еще вопрос. На скоростях до 10 МГц, в схеме ПЛИСы, 4х слойку стоит ли делать (вывести отдельно питание и землю в слои) большей надежности, стабильности и защищенности? Я вобщем-то и в 2ух слоях все развел (правда дорожки выглядят как клубок спутаных волос) ?

Все на оборот. В противном случае вас будут долго "любить" по всякому наладчики этой платы...
Нет ничего страшнее поиска кз во внутреннем слое...

[SergM]

Присоединяюсь к тезке (СергО). Практически всегда у меня наружные слои - сигнальные, а внутренние - планы питания. Дело в том, что у меня 98% элементов - это элементы, монтируемые на поверхность (SMD), причем работающие ВЧ и (реже СВЧ) диапазонах. И практически всегда мне достаточно 4-х слойки.

[3.14]

Хочется добавить.
Если будете проводить SI анализ, учтите что HiperLynx воспринимает планы питания без учета фактической формы полигонов, отверстий переходных отверстий и т.п. Если у Вас проводник идет то над землей, то без нее (на двухслойках это очень актуально), HiperLynx посчитает его не как пирог волновых сопротивлений. Через TAU есть возможность создать ограничение на цепи которые обязательно должны ходить над землей. А вот с появлением SP1 для ICX ситуация поправилась! Теперь такие линии считаются как состав волновых сопротивлений и как следствие, отраженных волн.

[LeonY]

Все на оборот. В противном случае вас будут долго "любить" по всякому наладчики этой платы...
Нет ничего страшнее поиска кз во внутреннем слое...

Не очень понял, что именно наоборот. Рекомендуете два внешних слоя делать сигнальными, а питания загонять внутрь? Можно и так, но о достоинствах и недостатках я уже писал. Совсем уж не понял фразу о "любви" наладчиков, и, главное, кто такие "наладчики". Для современных плат (цифровых) никаких "наладчиков" нет и быть не может - чего там налаживать, оно или работает, или нет. В 9-ти случаях из 10-ти ежели не работает - tough luck, проше и дешевле выбросить плату, чем с ней мудохаться. Но это речь о производстве, в разработке все по другому - там ты сам и есть "наладчик", так что любить будешь сам себя.

А по поводу КЗ во внутренних слоях - их там быть не ДОЛЖНО по определению, а если все-таки есть - меняйте изготовителя плат и не жалейте денег на bare board test (обязательно!!!). А в общем случае искать КЗ почти невозможно и во внешних слоях, но это уже дефекты пайки - если коэффициент заполнения 0.8 и стоит пяток-другой BGA, то поищи.

Да, кстати, еще о bare board test. Если вам предоставляют сортификат о тестировании каждой платы, а после этого где-то на плате внутри обнаруживаются КЗ/обрывы, то вы имеете полное право потребовать с изготовителя возмещения всех расходов на компоненты, сборку, "наладку" и т.д. И мы это пару раз делали - разок французы залетели на пару M$, правда после этого они отказались с нами работать, ну и фиг с ними. А при тех же хомутах в наружных слоях почти никакие претензии не принимаются, все можно списать на плохую пайку, складирование, bad handling и еще много всякой фигни.

Во расписался :D

[Porychik Kize]

Еще один момент, который необ. учитывать при проектировании "пирога" слоев. Если слои vcc и gnd распологаются рядом (т.е. два внутренних слоя в четырехслойке), то они образуют распределенную емкость, а это есть "гут" с точки зрения снижения уровня помех по питанию. Так что, на мой взгляд, для низкочастотной цифровой платы в условиях отечественного производства, малосерийности проекта и отладки и настройки его разработчиком (если нет очень жестких требований по уровням ЭМ-помех) лучше всего слои расположить так: внешние - сигнальные, внутренние - питание. IMHO.
Киже.

[Lefthander]

Все на оборот. В противном случае вас будут долго "любить" по всякому наладчики этой платы...
Нет ничего страшнее поиска кз во внутреннем слое...

Не очень понял, что именно наоборот. Рекомендуете два внешних слоя делать сигнальными, а питания загонять внутрь? Можно и так, но о достоинствах и недостатках я уже писал. Совсем уж не понял фразу о "любви" наладчиков, и, главное, кто такие "наладчики". Для современных плат (цифровых) никаких "наладчиков" нет и быть не может - чего там налаживать, оно или работает, или нет. В 9-ти случаях из 10-ти ежели не работает - tough luck, проше и дешевле выбросить плату, чем с ней мудохаться. Но это речь о производстве, в разработке все по другому - там ты сам и есть "наладчик", так что любить будешь сам себя.

А по поводу КЗ во внутренних слоях - их там быть не ДОЛЖНО по определению, а если все-таки есть - меняйте изготовителя плат и не жалейте денег на bare board test (обязательно!!!). А в общем случае искать КЗ почти невозможно и во внешних слоях, но это уже дефекты пайки - если коэффициент заполнения 0.8 и стоит пяток-другой BGA, то поищи.

Да, кстати, еще о bare board test. Если вам предоставляют сортификат о тестировании каждой платы, а после этого где-то на плате внутри обнаруживаются КЗ/обрывы, то вы имеете полное право потребовать с изготовителя возмещения всех расходов на компоненты, сборку, "наладку" и т.д. И мы это пару раз делали - разок французы залетели на пару M$, правда после этого они отказались с нами работать, ну и фиг с ними. А при тех же хомутах в наружных слоях почти никакие претензии не принимаются, все можно списать на плохую пайку, складирование, bad handling и еще много всякой фигни.

Во расписался :D

На счет конфигурации слоев я имменно это и имел ввиду.
Внешние слои сигнальные,внутренние под питание и землю.

Извините,но у меня создалось впечатление,что вы непуганый оптимист...
(ничего личного)
Любое цифровое устройство проходит стадию наладки,в той или иной форме,в начале самим разработчиком,а когда идет в серию,то это делают уже другие
люди. И если разработчик всегда сам разберется в том,что он нагородил, то
люди которые будут собирать и запускать серию устройств его часто будут
помянать добрым словом в случае непродуманного проекта печатной платы.

КЗ бывает. И это жизненные реалии. То что их быть не должно,я свами согласен. Но факты остаются фактами. Есть определенные методики выявления
КЗ во внутренних слоях.

Иностранная культура производства сильно отличается от отечественной в лучшую сторону. По возможности я стараюсь изготавливать платы за рубежом,
но не всегда есть такая возможность...

[admin]

да...
задал вопрос и теперь думаю: внутрь или наружу : )))

узнал много нового, спасибо,
пока думаю слои питания внутрь заведу. т.к. для отладки надо доступные дорожки не помешают.
вот.

[svtsvt]

"- схемы, выполненные на многослойных печатных платах,
на 20дБ менее восприимчивы к внешним помехам, чем на ДПП;
- используйте разделенные, неперекрывающиеся полигоны
для различных земель и питаний;
- располагайте полигоны земли и питания на внутренних
слоях печатной платы"

Bruce Carter, Circuit Board Layout Techniques. Texas Instruments, 2002.

[svtsvt]

Или вот еще:

The following guidelines apply to PCB stack-up.
Four-layer Stack-Up
1. Signal 1 (top)
2. VCC
3. GND
4. Signal 2 (bottom, best layer for USB2)

Это из Intelовского руководства для разработки материнских
плат с USB2. Но указанный порядок слоев типичен для
большинства плат.

[admin]

Кстати, материнские платы сейчас из скольки слоев делают (как правило) ?

[mif]

Как-то однобоко тему разрулили, слоем и все. А вот если внешняя наводка, чем больше площадь тем выше помеха? Понятно, что слои рядом, но не будет ли для второго слоя первый экраном.