DDR2 burst Read Опции

[Lutovid]

Всем привет!
У меня вопрос по mig-контроллеру и его подключению по axi - схема такая: mig - мастер, слэйв - мое ядро, задача - прочитать одним берстом по всем адресам, тот вариант< который я реализовал показывает, что ддр не всегда готова выдавать данные в течение этого берста(может там рефереш происходит или это из-за пауз между транзакциями на шине), так вот вопрос - возможно ли вообще через акси считать все одним берстом без перерывов(ну или с незначительными паузами)?

Kintex 7, ddr2 шина 16 бит, внешний клок 200МГц умножается до 400 и тактирует ддр, юзер клок 2:1(200МГц) и соответственно акси шина 64 бита
Буду рад если кто-нибудь подскажет что конкретно нужно копать - инфу на акси интерфейс, миг или саму ддр, так как природа этих пауз в чтении мне не совсем ясна(а в прочитанных гайдах я пока ничего похожего не увидел).