Cyclone V FPP 16 - можно ли загрузить с процессорной шины, то есть ASYNC SRAM шина, без glue логики ??? Опции

[yes]

то есть у процессора есть CS, который не используется

можно ли его подключить к DCLK, а к DATA[15:0] - шину данных

???

у процессора хорошо программируется вейформа, то есть могу срез и фронт чипселекта гарантировать при стабильных данных

при неактивном CS на DCLK == 1

----------------

остальные конфиг. ножки на GPIO
nCE == 0 - ПЛИС 1 штука

========

может как-то по другому лучше (ну то есть есть из процесссора CS, WR, RD, A[], D[] - стандартная шина для асинхронной памяти)
какую-то 1-gate glue logic еще можно поставить, но CPLD MAX II, как в апп.нотах альтера предлагает - перебор

???

чего-то я не могу так быстро сообразить...